JP2002190589A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 ダミーのゲート電極を適宜配置することで、
ゲート電極の配置間隔の粗密の差を調整することにより
サイドウォールスペーサの幅を制御し、トランジスタ特
性を調整可能とする。 【解決手段】 所望のゲート電極（Ａ）、ダミーのゲー
ト電極（Ｂ、Ｃ）について、ＲＩＥ法等のドライエッチ
ングを用いて、各ゲート電極（Ａ、Ｂ、Ｃ）のサイドウ
ォールスペーサ（３ａ、３ｂ、３ｃ）を形成し、ゲート
電極の配置間隔を調整することにより、サイドウォール
スペーサ形成時におけるエッチング特性により、サイド
ウォール幅を制御して、所望のトランジスタ特性を得
る。
ゲート電極の配置間隔の粗密の差を調整することにより
サイドウォールスペーサの幅を制御し、トランジスタ特
性を調整可能とする。 【解決手段】 所望のゲート電極（Ａ）、ダミーのゲー
ト電極（Ｂ、Ｃ）について、ＲＩＥ法等のドライエッチ
ングを用いて、各ゲート電極（Ａ、Ｂ、Ｃ）のサイドウ
ォールスペーサ（３ａ、３ｂ、３ｃ）を形成し、ゲート
電極の配置間隔を調整することにより、サイドウォール
スペーサ形成時におけるエッチング特性により、サイド
ウォール幅を制御して、所望のトランジスタ特性を得
る。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置に関し、特に、サイドウォールを形成し
たＬＤＤ構造の絶縁ゲート型電界効果トランジスタを有
する半導体装置において、ダミーの電極を配置すること
によりゲート電極のサイドウォールの幅を制御し、所望
のトランジスタ特性を得る半導体装置とその製造方法に
関する。
する半導体装置に関し、特に、サイドウォールを形成し
たＬＤＤ構造の絶縁ゲート型電界効果トランジスタを有
する半導体装置において、ダミーの電極を配置すること
によりゲート電極のサイドウォールの幅を制御し、所望
のトランジスタ特性を得る半導体装置とその製造方法に
関する。
【０００２】
【従来の技術】近年、集積回路の集積度はますます高く
なるにつれてトランジスタのゲート長が短くなり、ショ
ートチャネル (Short Channel) 効果やホットキャリア
(Hot Carrier) 効果が発生するため、ＬＤＤ（Lightly
Doped Drain）構造、即ち、ゲート電極近傍でのドレイ
ン拡散領域部分の不純物濃度をそれ以外の領域部分の不
純物濃度よりも小さくした構造が一般に多く採用されて
いる。
なるにつれてトランジスタのゲート長が短くなり、ショ
ートチャネル (Short Channel) 効果やホットキャリア
(Hot Carrier) 効果が発生するため、ＬＤＤ（Lightly
Doped Drain）構造、即ち、ゲート電極近傍でのドレイ
ン拡散領域部分の不純物濃度をそれ以外の領域部分の不
純物濃度よりも小さくした構造が一般に多く採用されて
いる。
【０００３】これはＭＯＳ型トランジスタだけでなく、
同一の基板に複数のゲート電極を平行に配置し、複数の
ＭＩＳトランジスタを直列に接続して形成される半導体
装置（多入力ゲート型ＭＩＳデバイス）においても、各
ＭＩＳトランジスタを、上述のようなＬＤＤ構造として
いることが多い。
同一の基板に複数のゲート電極を平行に配置し、複数の
ＭＩＳトランジスタを直列に接続して形成される半導体
装置（多入力ゲート型ＭＩＳデバイス）においても、各
ＭＩＳトランジスタを、上述のようなＬＤＤ構造として
いることが多い。
【０００４】従来より、絶縁ゲート型電界効果トランジ
スタ（以後、ＭＩＳＦＥＴという）を有する半導体装置
は、ＲＩＥ法等のドライエッチングを用いてゲート電極
の側面に対する成膜、即ち、サイドウォールスペーサを
形成する場合、図１４にその断面図を示すように、ゲー
ト電極２の間隔が疎なところではエッチング時の反応生
成物が多く堆積するため、サイドウォールスペーサ３ａ
の幅が広くなり、また、図１５に示すように、ゲート電
極２の間隔が密なところではエッチング時の反応生成物
の堆積が少ないため、サイドウォールスペーサ３ａ’の
幅が狭くなり、このようにゲート電極の間隔の疎密の差
によってサイドウォールスペーサ３ａの幅に差（ばらつ
き）が生じる。
スタ（以後、ＭＩＳＦＥＴという）を有する半導体装置
は、ＲＩＥ法等のドライエッチングを用いてゲート電極
の側面に対する成膜、即ち、サイドウォールスペーサを
形成する場合、図１４にその断面図を示すように、ゲー
ト電極２の間隔が疎なところではエッチング時の反応生
成物が多く堆積するため、サイドウォールスペーサ３ａ
の幅が広くなり、また、図１５に示すように、ゲート電
極２の間隔が密なところではエッチング時の反応生成物
の堆積が少ないため、サイドウォールスペーサ３ａ’の
幅が狭くなり、このようにゲート電極の間隔の疎密の差
によってサイドウォールスペーサ３ａの幅に差（ばらつ
き）が生じる。
【０００５】本発明では、このサイドウォール形成時の
ばらつき特性のことを「サイドウォール幅のエッチング
特性」または単に「エッチング特性」と呼ぶ。特に、ＬＤ
Ｄ構造を用いたトランジスタでは、このサイドウォール
スペーサ３ａの幅にばらつきが生じることにより、ソー
ス・ドレイン構造が異なったものとなり、トランジスタ
特性に差異が生じて特性のばらつきとなって現れる。
ばらつき特性のことを「サイドウォール幅のエッチング
特性」または単に「エッチング特性」と呼ぶ。特に、ＬＤ
Ｄ構造を用いたトランジスタでは、このサイドウォール
スペーサ３ａの幅にばらつきが生じることにより、ソー
ス・ドレイン構造が異なったものとなり、トランジスタ
特性に差異が生じて特性のばらつきとなって現れる。
【０００６】
【発明が解決しようとする課題】ＬＤＤ構造を用いたト
ランジスタでは、サイドウォールスペーサ幅の設定はト
ランジスタ特性を決定する重要なファクタの１つであ
る。本発明は、上記課題を解決するとともに、サイドウ
ォールスペーサの幅を制御することにより、所望のトラ
ンジスタ特性を得る半導体装置を実現することを目的と
し、また、ゲート電極配置間隔の疎密の差によるサイド
ウォールスペーサ幅のばらつきをなくし、トランジスタ
特性にばらつきが生じない半導体装置を提供することを
目的とする。
ランジスタでは、サイドウォールスペーサ幅の設定はト
ランジスタ特性を決定する重要なファクタの１つであ
る。本発明は、上記課題を解決するとともに、サイドウ
ォールスペーサの幅を制御することにより、所望のトラ
ンジスタ特性を得る半導体装置を実現することを目的と
し、また、ゲート電極配置間隔の疎密の差によるサイド
ウォールスペーサ幅のばらつきをなくし、トランジスタ
特性にばらつきが生じない半導体装置を提供することを
目的とする。
【０００７】このように、本発明は、サイドウォールス
ペーサ幅を制御し、サイドウォールスペーサ幅を適宜変
えることにより、トランジスタ特性に生じるばらつきを
なくしたり、または、トランジスタ特性に生じる差を有
効利用し、所望のトランジスタ特性が得られる半導体装
置の構造およびその製造方法を提供するものである。
ペーサ幅を制御し、サイドウォールスペーサ幅を適宜変
えることにより、トランジスタ特性に生じるばらつきを
なくしたり、または、トランジスタ特性に生じる差を有
効利用し、所望のトランジスタ特性が得られる半導体装
置の構造およびその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ダミーのゲート電極を適宜配置すること
で、ゲート電極の配置間隔の粗密の差を調整することに
よりサイドウォールスペーサの幅を制御し、トランジス
タ特性を調整することを特徴とする。
に、本発明は、ダミーのゲート電極を適宜配置すること
で、ゲート電極の配置間隔の粗密の差を調整することに
よりサイドウォールスペーサの幅を制御し、トランジス
タ特性を調整することを特徴とする。
【０００９】本発明の半導体装置は、サイドウォールス
ペーサが形成されたトランジスタを有する半導体装置で
あって、所望のゲート電極に関してゲート電極間の配置
間隔の差を調整する手段を備えることにより、上記トラ
ンジスタの実効チャンネル長は一定で、上記サイドウォ
ールスペーサの幅を制御し、上記トランジスタの特性を
調整することを特徴とする。
ペーサが形成されたトランジスタを有する半導体装置で
あって、所望のゲート電極に関してゲート電極間の配置
間隔の差を調整する手段を備えることにより、上記トラ
ンジスタの実効チャンネル長は一定で、上記サイドウォ
ールスペーサの幅を制御し、上記トランジスタの特性を
調整することを特徴とする。
【００１０】上記ゲート電極間隔調整手段は、上記所望
のゲート電極に関してその近傍にダミーの電極を配置し
た構成、または上記所望のゲート電極に関してその近傍
にダミーの電極を配置しない構成を有することを特徴と
する。
のゲート電極に関してその近傍にダミーの電極を配置し
た構成、または上記所望のゲート電極に関してその近傍
にダミーの電極を配置しない構成を有することを特徴と
する。
【００１１】上記ダミーの電極を配置することで上記ゲ
ート電極間の配置間隔の差をなくし、上記サイドウォー
ルスペーサの幅を一定とすることもできる。
ート電極間の配置間隔の差をなくし、上記サイドウォー
ルスペーサの幅を一定とすることもできる。
【００１２】また、上記ダミーの電極を配置することで
上記ゲート電極間の配置間隔の差を変えることにより、
上記サイドウォールスペーサの幅を変えることもでき
る。
上記ゲート電極間の配置間隔の差を変えることにより、
上記サイドウォールスペーサの幅を変えることもでき
る。
【００１３】上記構成によれば、ゲート電極の粗密の差
によるサイドウォールスペーサ幅の差をなくすことによ
りトランジスタ特性をそろえた半導体装置を提供する。
によるサイドウォールスペーサ幅の差をなくすことによ
りトランジスタ特性をそろえた半導体装置を提供する。
【００１４】また、本発明による半導体装置の製造方法
は、サイドウォールスペーサが形成されたトランジスタ
を有する半導体装置の製造方法であって、フォトレジス
トのマスクによりドライエッチングを用いてパターン化
することによりゲート電極を形成する工程と、各ゲート
電極の上面および側面を覆ってシリコン酸化絶縁膜を堆
積し、露出表面全体を被服する工程と、所望のゲート電
極とダミーの電極について、ＲＩＥ法等のドライエッチ
ングを用いて、各ゲート電極のサイドウォールスペーサ
を形成する工程と、を有し、上記ゲート電極の配置間隔
を調整することにより、上記サイドウォールスペーサ形
成工程でのエッチング特性により、サイドウォール幅を
制御することを特徴とする。
は、サイドウォールスペーサが形成されたトランジスタ
を有する半導体装置の製造方法であって、フォトレジス
トのマスクによりドライエッチングを用いてパターン化
することによりゲート電極を形成する工程と、各ゲート
電極の上面および側面を覆ってシリコン酸化絶縁膜を堆
積し、露出表面全体を被服する工程と、所望のゲート電
極とダミーの電極について、ＲＩＥ法等のドライエッチ
ングを用いて、各ゲート電極のサイドウォールスペーサ
を形成する工程と、を有し、上記ゲート電極の配置間隔
を調整することにより、上記サイドウォールスペーサ形
成工程でのエッチング特性により、サイドウォール幅を
制御することを特徴とする。
【００１５】上記方法では、トランジスタの実効チャン
ネル長は、サイドウォール成膜前に注入形成する低濃度
の不純物領域間の間隔により決まり、上記トランジスタ
の実効チャンネル長は一定にして、上記サイドウォール
幅を制御することを特徴とする。
ネル長は、サイドウォール成膜前に注入形成する低濃度
の不純物領域間の間隔により決まり、上記トランジスタ
の実効チャンネル長は一定にして、上記サイドウォール
幅を制御することを特徴とする。
【００１６】本発明の構成および方法により、ダミーの
ゲート電極を配置する間隔を調整することにより、サイ
ドウォールスペーサ幅を制御し、所望のトランジスタ特
性が得られる半導体装置の構造およびその製造方法を実
現する。
ゲート電極を配置する間隔を調整することにより、サイ
ドウォールスペーサ幅を制御し、所望のトランジスタ特
性が得られる半導体装置の構造およびその製造方法を実
現する。
【００１７】
【実施例１】図１乃至図７を用いて本発明の第１の実施
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。図１乃至図７において、参照番号１はシリコン
酸化膜、２はシリコン膜、３はシリコン絶縁膜、１０は
半導体基板、１１は分離領域、Ａは所望のゲート電極、
ＢおよびＣはダミーのゲート電極、２１および２２は不
純物領域を示す。
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。図１乃至図７において、参照番号１はシリコン
酸化膜、２はシリコン膜、３はシリコン絶縁膜、１０は
半導体基板、１１は分離領域、Ａは所望のゲート電極、
ＢおよびＣはダミーのゲート電極、２１および２２は不
純物領域を示す。
【００１８】上記構成の半導体装置の製造方法について
以下に説明する。先ず、図１に示すように、半導体基板
１０内に、素子分離領域１１を公知の熱酸化膜および酸
化膜の埋め込み法などにより形成する。半導体基板１０
において分離領域１１以外の部分が活性領域となる。
以下に説明する。先ず、図１に示すように、半導体基板
１０内に、素子分離領域１１を公知の熱酸化膜および酸
化膜の埋め込み法などにより形成する。半導体基板１０
において分離領域１１以外の部分が活性領域となる。
【００１９】その後、基板表面を熱酸化してシリコン酸
化膜１を形成してゲート絶縁膜とする。次に、シリコン
酸化膜１の上全面にシリコン膜２を堆積してゲート電極
用の電極層２を形成する。ここで、シリコン酸化膜１
は、熱酸化膜、あるいは減圧および常圧ＣＶＤ法で堆積
した非ドープ（ｎｏｎ−ｄｏｐｅ）のシリコン酸化膜で
あり、膜厚は３〜２０ｎｍとしている。シリコン膜２は
ＣＶＤ（化学的気相成長）法で堆積した多結晶シリコン
やアモルファスシリコンで、例えばりん（Ｐ）、砒素
（Ａｓ）等をドープ処理したもの、また、Ｔｉ、Ｔｉ
Ｎ、Ｗ等の高融点金属膜のシリサイド膜、またはそれら
の重ね（積層）膜、または、Ｗ、Ａｌ等の導電性金属膜
であり、膜厚は５０〜５００ｎｍとしている。
化膜１を形成してゲート絶縁膜とする。次に、シリコン
酸化膜１の上全面にシリコン膜２を堆積してゲート電極
用の電極層２を形成する。ここで、シリコン酸化膜１
は、熱酸化膜、あるいは減圧および常圧ＣＶＤ法で堆積
した非ドープ（ｎｏｎ−ｄｏｐｅ）のシリコン酸化膜で
あり、膜厚は３〜２０ｎｍとしている。シリコン膜２は
ＣＶＤ（化学的気相成長）法で堆積した多結晶シリコン
やアモルファスシリコンで、例えばりん（Ｐ）、砒素
（Ａｓ）等をドープ処理したもの、また、Ｔｉ、Ｔｉ
Ｎ、Ｗ等の高融点金属膜のシリサイド膜、またはそれら
の重ね（積層）膜、または、Ｗ、Ａｌ等の導電性金属膜
であり、膜厚は５０〜５００ｎｍとしている。
【００２０】次に、図２に示すように、フォトレジスト
のマスクによりＲＩＥ（反応性イオンエッチング）法等
のドライエッチングを用いてパターン化することにより
ゲート電極２（Ａ、Ｂ、Ｃ）を形成する。このとき、所
望のゲート電極Ａの両側に適当に離間した位置に、ダミ
ーのゲート電極ＢおよびＣをフォトレジストのマスクに
よりパターニングすることにより形成する。
のマスクによりＲＩＥ（反応性イオンエッチング）法等
のドライエッチングを用いてパターン化することにより
ゲート電極２（Ａ、Ｂ、Ｃ）を形成する。このとき、所
望のゲート電極Ａの両側に適当に離間した位置に、ダミ
ーのゲート電極ＢおよびＣをフォトレジストのマスクに
よりパターニングすることにより形成する。
【００２１】次に、図３に示すように、イオン注入法を
用いて不純物を注入し、不純物ドーピングによる第１の
不純物領域（低濃度）２１を形成する。この不純物領域
２１は、例えば、ｎＭＯＳトランジスタではＰ、Ａｓ等
を注入し、ｐＭＯＳトランジスタではＢ、ＢＦ２等を注
入して形成する。
用いて不純物を注入し、不純物ドーピングによる第１の
不純物領域（低濃度）２１を形成する。この不純物領域
２１は、例えば、ｎＭＯＳトランジスタではＰ、Ａｓ等
を注入し、ｐＭＯＳトランジスタではＢ、ＢＦ２等を注
入して形成する。
【００２２】次に、図４に示すように、各ゲート電極の
上面および側面を覆ってシリコン酸化膜の絶縁層３を堆
積し、半導体基板１０のゲート電極、分離領域１１およ
び不純物領域２１等の露出表面全体をこのシリコン酸化
膜３で被服する。シリコン酸化膜３は、減圧および常圧
ＣＶＤ法で堆積したＴＥＯＳ酸化膜や窒化膜等の絶縁
膜、またはそれらの重ね膜であり、膜厚は１０〜５００
ｎｍとしている。
上面および側面を覆ってシリコン酸化膜の絶縁層３を堆
積し、半導体基板１０のゲート電極、分離領域１１およ
び不純物領域２１等の露出表面全体をこのシリコン酸化
膜３で被服する。シリコン酸化膜３は、減圧および常圧
ＣＶＤ法で堆積したＴＥＯＳ酸化膜や窒化膜等の絶縁
膜、またはそれらの重ね膜であり、膜厚は１０〜５００
ｎｍとしている。
【００２３】次に、図５に示すように、所望のゲート電
極Ａ、ダミーのゲート電極ＢおよびＣ等について、ＲＩ
Ｅ法等のドライエッチングを用いて、各ゲート電極の側
面に被着されているシリコン酸化絶縁膜３のみを残して
他部をエッチング除去することにより、それぞれのゲー
ト電極Ａ、ＢおよびＣのサイドウォールスペーサ３ａ、
３ｂおよび３ｃを形成する。
極Ａ、ダミーのゲート電極ＢおよびＣ等について、ＲＩ
Ｅ法等のドライエッチングを用いて、各ゲート電極の側
面に被着されているシリコン酸化絶縁膜３のみを残して
他部をエッチング除去することにより、それぞれのゲー
ト電極Ａ、ＢおよびＣのサイドウォールスペーサ３ａ、
３ｂおよび３ｃを形成する。
【００２４】このとき、図６に示すように、ゲート電極
Ｂと隣のゲート電極Ｄとの間隔Ｓが大きく離れている場
合は、ゲート電極Ｂのサイドウォールスペーサ３ｂは、
隣のゲート電極Ｄとの間隔が離れている側ではエッチン
グ時の反応生成物が多く堆積するため（サイドウォール
幅のエッチング特性）、隣のゲート電極との間隔が狭い
ゲート電極Ａのサイドウォールスペーサ３ａに比べ、そ
の幅が大きくなる（ｗ’＞ｗ）。即ち、所望のゲート電
極Ａについては、ダミーのゲート電極Ｂを適当な間隔を
もって配置することにより、サイドウォール形成時のエ
ッチング特性によりサイドウォール幅を調整し、幅に差
異の生じないサイドウォールスペーサ３ａを得ることが
できることを示している。
Ｂと隣のゲート電極Ｄとの間隔Ｓが大きく離れている場
合は、ゲート電極Ｂのサイドウォールスペーサ３ｂは、
隣のゲート電極Ｄとの間隔が離れている側ではエッチン
グ時の反応生成物が多く堆積するため（サイドウォール
幅のエッチング特性）、隣のゲート電極との間隔が狭い
ゲート電極Ａのサイドウォールスペーサ３ａに比べ、そ
の幅が大きくなる（ｗ’＞ｗ）。即ち、所望のゲート電
極Ａについては、ダミーのゲート電極Ｂを適当な間隔を
もって配置することにより、サイドウォール形成時のエ
ッチング特性によりサイドウォール幅を調整し、幅に差
異の生じないサイドウォールスペーサ３ａを得ることが
できることを示している。
【００２５】次に、図７に示すように、イオン注入法を
用いて第１の不純物領域２１の部分より更に深く不純物
を注入し、第２の不純物領域２２（高濃度）を半導体基
板１０内に形成し、ＬＤＤ構造のトランジスタを形成す
る。この第２の不純物領域２２は、第１の不純物領域２
１と同様に、ｎＭＯＳトランジスタではりん（Ｐ）、砒
素（Ａｓ）等を注入し、ｐＭＯＳトランジスタではボロ
ン（Ｂ）、ＢＦ2等を注入してドーピングによる不純物
拡散層領域を形成する。
用いて第１の不純物領域２１の部分より更に深く不純物
を注入し、第２の不純物領域２２（高濃度）を半導体基
板１０内に形成し、ＬＤＤ構造のトランジスタを形成す
る。この第２の不純物領域２２は、第１の不純物領域２
１と同様に、ｎＭＯＳトランジスタではりん（Ｐ）、砒
素（Ａｓ）等を注入し、ｐＭＯＳトランジスタではボロ
ン（Ｂ）、ＢＦ2等を注入してドーピングによる不純物
拡散層領域を形成する。
【００２６】上述のように、本実施例ではダミーのゲー
ト電極を配置することにより、ゲート電極の粗密のばら
つきによるサイドウォールスペーサ幅のばらつきをなく
し、ＬＤＤ構造のトランジスタにおいてソース・ドレイ
ン構造の差をなくした安定したトランジスタ特性の半導
体装置を実現する。
ト電極を配置することにより、ゲート電極の粗密のばら
つきによるサイドウォールスペーサ幅のばらつきをなく
し、ＬＤＤ構造のトランジスタにおいてソース・ドレイ
ン構造の差をなくした安定したトランジスタ特性の半導
体装置を実現する。
【００２７】
【実施例２】図１乃至図８（ａ）、（ｂ）、図９
（ａ）、（ｂ）を用いて本発明の第２の実施例について
説明する。なお、各図において共通する要素には同一の
符号を付し、重複する説明については省略している。
（ａ）、（ｂ）を用いて本発明の第２の実施例について
説明する。なお、各図において共通する要素には同一の
符号を付し、重複する説明については省略している。
【００２８】一般に図９（ａ）に示すように、ＲＩＥ法
等のドライエッチングを用いて、ゲート電極の側面に被
着されているシリコン酸化絶縁膜のみを残して他部をエ
ッチング除去することにより、それぞれのゲート電極の
サイドウォールスペーサを形成するする場合（図５、図
６、図７参照）、本発明ではＬＤＤ構造のトランジスタ
であるため、サイドウォール成膜前に注入する低濃度の
第１不純物領域２１間の間隔により実効チャンネル長Ｌ
ｅｆｆが決まる（図３参照）。従って長さＬｅｆｆは一
定に設定して、サイドウォール幅ｗを図９（ｂ）に示す
ようにｗ’に変えることで、低濃度の不純物領域２１の
第２の不純物領域２２によって決まる幅ＸをＸ’に変え
ることができ、所望のトランジスタ特性を得るものであ
る。このとき、長さＬｅｆｆはゲート長Ｌが同じならば
Ｌｅｆｆも同じであり、不純物領域の幅Ｘはサイドウォ
ール幅ｗによって決まり、ｗが大ならばＸも大となる。
等のドライエッチングを用いて、ゲート電極の側面に被
着されているシリコン酸化絶縁膜のみを残して他部をエ
ッチング除去することにより、それぞれのゲート電極の
サイドウォールスペーサを形成するする場合（図５、図
６、図７参照）、本発明ではＬＤＤ構造のトランジスタ
であるため、サイドウォール成膜前に注入する低濃度の
第１不純物領域２１間の間隔により実効チャンネル長Ｌ
ｅｆｆが決まる（図３参照）。従って長さＬｅｆｆは一
定に設定して、サイドウォール幅ｗを図９（ｂ）に示す
ようにｗ’に変えることで、低濃度の不純物領域２１の
第２の不純物領域２２によって決まる幅ＸをＸ’に変え
ることができ、所望のトランジスタ特性を得るものであ
る。このとき、長さＬｅｆｆはゲート長Ｌが同じならば
Ｌｅｆｆも同じであり、不純物領域の幅Ｘはサイドウォ
ール幅ｗによって決まり、ｗが大ならばＸも大となる。
【００２９】図８（ａ）において、Ａは所望のゲート電
極、ＢおよびＣはダミーのゲート電極であり、３ａは所
望のゲート電極Ａのサイドウォールスペーサを示す。ま
た、図８（ｂ）において、Ａ’は所望のゲート電極、
Ｂ’およびＣ’はダミーのゲート電極であり、３ａ’は
所望のゲート電極Ａ’のサイドウォールスペーサを示
す。本実施例の半導体装置の製造方法については、第１
の実施例と同様であるのでその説明はここでは省略す
る。
極、ＢおよびＣはダミーのゲート電極であり、３ａは所
望のゲート電極Ａのサイドウォールスペーサを示す。ま
た、図８（ｂ）において、Ａ’は所望のゲート電極、
Ｂ’およびＣ’はダミーのゲート電極であり、３ａ’は
所望のゲート電極Ａ’のサイドウォールスペーサを示
す。本実施例の半導体装置の製造方法については、第１
の実施例と同様であるのでその説明はここでは省略す
る。
【００３０】本実施例の特徴は、図９（ａ）および
（ｂ）を用いて説明したサイドウォール形成時のエッチ
ング特性を利用することにより、所望の電極に関してダ
ミーのゲート電極を配置する間隔Ｓを調整することによ
り、所望のゲート電極のサイドウォールスペーサの幅を
制御することである。
（ｂ）を用いて説明したサイドウォール形成時のエッチ
ング特性を利用することにより、所望の電極に関してダ
ミーのゲート電極を配置する間隔Ｓを調整することによ
り、所望のゲート電極のサイドウォールスペーサの幅を
制御することである。
【００３１】例えば、図８（ａ）に示すように、所望の
電極Ａに関してダミーのゲート電極Ｂ、Ｃを配置する間
隔を狭くすることで、所望のゲート電極Ａのサイドウォ
ールスペーサ３ａの幅ｗを狭くし、また、図８（ｂ）に
示すように、ダミーのゲート電極Ｂ’、Ｃ’を配置する
間隔を広くすることで、所望のゲート電極Ａ’のサイド
ウォールスペーサ３ａ’の幅ｗ’を広くしている。
電極Ａに関してダミーのゲート電極Ｂ、Ｃを配置する間
隔を狭くすることで、所望のゲート電極Ａのサイドウォ
ールスペーサ３ａの幅ｗを狭くし、また、図８（ｂ）に
示すように、ダミーのゲート電極Ｂ’、Ｃ’を配置する
間隔を広くすることで、所望のゲート電極Ａ’のサイド
ウォールスペーサ３ａ’の幅ｗ’を広くしている。
【００３２】なお、本実施例では、所望のゲート電極に
関してダミーのゲート電極を配置しないことによって
も、サイドウォールスペーサの幅を変えることができ
る。このように、本実施例では、ダミーのゲート電極を
配置することによりゲート電極の配置間隔に粗密の差を
設けること、またはダミーのゲート電極を配置しないこ
とによって、サイドウォールスペーサ幅に差異を出すよ
うに制御し、低濃度の不純物領域の幅Ｘを変え、トラン
ジスタ特性を変えることができる。このようにして、所
望のトランジスタ特性を有する半導体装置を実現してい
る。
関してダミーのゲート電極を配置しないことによって
も、サイドウォールスペーサの幅を変えることができ
る。このように、本実施例では、ダミーのゲート電極を
配置することによりゲート電極の配置間隔に粗密の差を
設けること、またはダミーのゲート電極を配置しないこ
とによって、サイドウォールスペーサ幅に差異を出すよ
うに制御し、低濃度の不純物領域の幅Ｘを変え、トラン
ジスタ特性を変えることができる。このようにして、所
望のトランジスタ特性を有する半導体装置を実現してい
る。
【００３３】
【実施例３】実施例２の説明で参照した図１乃至図８
（ａ）、図８（ｂ）を兼用して本発明の第３の実施例に
ついて説明する。なお、各図において共通する要素には
同一の符号を付し、重複する説明については省略してい
る。
（ａ）、図８（ｂ）を兼用して本発明の第３の実施例に
ついて説明する。なお、各図において共通する要素には
同一の符号を付し、重複する説明については省略してい
る。
【００３４】図８（ａ）において、Ａは高駆動能力の必
要なトランジスタのゲート電極、ＢおよびＣはダミーの
ゲート電極であり、３ａは所望のゲート電極Ａのサイド
ウォールスペーサを示す。また、図８（ｂ）において、
Ａ’は低リークが必要なトランジスタのゲート電極、
Ｂ’およびＣ’はダミーのゲート電極であり、３ａ’は
ゲート電極Ａ’のサイドウォールスペーサを示すものと
する。本実施例の半導体装置の製造方法については、第
１の実施例と同様である。
要なトランジスタのゲート電極、ＢおよびＣはダミーの
ゲート電極であり、３ａは所望のゲート電極Ａのサイド
ウォールスペーサを示す。また、図８（ｂ）において、
Ａ’は低リークが必要なトランジスタのゲート電極、
Ｂ’およびＣ’はダミーのゲート電極であり、３ａ’は
ゲート電極Ａ’のサイドウォールスペーサを示すものと
する。本実施例の半導体装置の製造方法については、第
１の実施例と同様である。
【００３５】本実施例の特徴は、実施例２の場合と同様
に、図９（ａ）および（ｂ）を用いて説明したサイドウ
ォール形成時のエッチング特性を利用することにより、
ダミーのゲート電極を配置する間隔Ｓを調整することに
より、所望のゲート電極のサイドウォールスペーサの幅
を制御し、使用するトランジスタの特性に応じて、ダミ
ーのゲート電極の配置を調整することを特徴とするもの
である。即ち、図８（ａ）に示すように、高駆動能力の
必要なトランジスタには、ダミーのゲート電極Ｂ、Ｃを
配置する間隔を狭くし、図８（ｂ）に示すように、低リ
ークが必要なトランジスタには、ダミーのゲート電極
Ｂ’、Ｃ’を配置する間隔を広くしている。このよう
に、使用するトランジスタの特性に応じてダミーのゲー
ト電極の配置構成を調整することで、サイドウォール幅
を変えた半導体装置を実現している。
に、図９（ａ）および（ｂ）を用いて説明したサイドウ
ォール形成時のエッチング特性を利用することにより、
ダミーのゲート電極を配置する間隔Ｓを調整することに
より、所望のゲート電極のサイドウォールスペーサの幅
を制御し、使用するトランジスタの特性に応じて、ダミ
ーのゲート電極の配置を調整することを特徴とするもの
である。即ち、図８（ａ）に示すように、高駆動能力の
必要なトランジスタには、ダミーのゲート電極Ｂ、Ｃを
配置する間隔を狭くし、図８（ｂ）に示すように、低リ
ークが必要なトランジスタには、ダミーのゲート電極
Ｂ’、Ｃ’を配置する間隔を広くしている。このよう
に、使用するトランジスタの特性に応じてダミーのゲー
ト電極の配置構成を調整することで、サイドウォール幅
を変えた半導体装置を実現している。
【００３６】
【実施例４】図１乃至図７、図１０（ａ）、（ｂ）を用
いて本発明の第４の実施例について説明する。なお、各
図において共通する要素には同一の符号を付し、重複す
る説明については省略している。
いて本発明の第４の実施例について説明する。なお、各
図において共通する要素には同一の符号を付し、重複す
る説明については省略している。
【００３７】図１０（ａ）において、Ａ、ＢおよびＣは
高駆動能力の必要なトランジスタのゲート電極、３ａは
ゲート電極Ａのサイドウォールスペーサを示す。また、
図１０（ｂ）において、Ａ’、Ｂ’およびＣ’は低リー
クが必要なトランジスタのゲート電極、３ａ’はゲート
電極Ａ’のサイドウォールスペーサを示す。本実施例の
半導体装置の製造方法については、第１の実施例と同様
である。
高駆動能力の必要なトランジスタのゲート電極、３ａは
ゲート電極Ａのサイドウォールスペーサを示す。また、
図１０（ｂ）において、Ａ’、Ｂ’およびＣ’は低リー
クが必要なトランジスタのゲート電極、３ａ’はゲート
電極Ａ’のサイドウォールスペーサを示す。本実施例の
半導体装置の製造方法については、第１の実施例と同様
である。
【００３８】本実施例の特徴は、使用するトランジスタ
の特性に応じて、ゲート電極（トランジスタ）の配置を
調整することである。即ち、実施例３との相違点は、実
施例３ではダミーのゲート電極を配置調整したのに対し
て、本実施例ではダミーではなくゲート電極（トランジ
スタ）の配置調整をしたことが異なっている。
の特性に応じて、ゲート電極（トランジスタ）の配置を
調整することである。即ち、実施例３との相違点は、実
施例３ではダミーのゲート電極を配置調整したのに対し
て、本実施例ではダミーではなくゲート電極（トランジ
スタ）の配置調整をしたことが異なっている。
【００３９】即ち、図１０（ａ）に示すように、高駆動
能力の必要なトランジスタには、隣のゲート電極Ｂ、Ｃ
を配置する間隔を狭くし、図１０（ｂ）に示すように、
低リークが必要なトランジスタには、隣のゲート電極
Ｂ’、Ｃ’を配置する間隔を広くしている。このように
使用するトランジスタの特性に応じてゲート電極（トラ
ンジスタ）の配置構成を調整することで、サイドウォー
ル幅を変えた（ｗ’＞ｗ）半導体装置を実現している。
能力の必要なトランジスタには、隣のゲート電極Ｂ、Ｃ
を配置する間隔を狭くし、図１０（ｂ）に示すように、
低リークが必要なトランジスタには、隣のゲート電極
Ｂ’、Ｃ’を配置する間隔を広くしている。このように
使用するトランジスタの特性に応じてゲート電極（トラ
ンジスタ）の配置構成を調整することで、サイドウォー
ル幅を変えた（ｗ’＞ｗ）半導体装置を実現している。
【００４０】
【実施例５】図１乃至図７、図１１、図１２を用いて本
発明の第５の実施例について説明する。なお、各図にお
いて共通する要素には同一の符号を付し、重複する説明
については省略している。
発明の第５の実施例について説明する。なお、各図にお
いて共通する要素には同一の符号を付し、重複する説明
については省略している。
【００４１】図１１において、Ａは所望のトランジスタ
のゲート電極、Ｂはダミーのゲート電極であり、所望の
ゲート電極Ａの両サイドウォールスペーサのうち、ａ１
はゲート電極Ａのダミーゲート電極配置側のサイドウォ
ールスペーサを示し、ａ２はゲート電極Ａのダミーゲー
ト電極が配置していない側のサイドウォールスペーサを
示す。本実施例の半導体装置の製造方法については、第
１の実施例と同様である。
のゲート電極、Ｂはダミーのゲート電極であり、所望の
ゲート電極Ａの両サイドウォールスペーサのうち、ａ１
はゲート電極Ａのダミーゲート電極配置側のサイドウォ
ールスペーサを示し、ａ２はゲート電極Ａのダミーゲー
ト電極が配置していない側のサイドウォールスペーサを
示す。本実施例の半導体装置の製造方法については、第
１の実施例と同様である。
【００４２】本実施例の特徴は、所望のゲート電極Ａの
片側にのみダミーのゲート電極を配置することで、左右
でサイドウォールスペーサの幅が異なる（ｗ＜ｗ’）ト
ランジスタを形成していることである。
片側にのみダミーのゲート電極を配置することで、左右
でサイドウォールスペーサの幅が異なる（ｗ＜ｗ’）ト
ランジスタを形成していることである。
【００４３】本実施例にかかるトランジスタの特徴につ
いて、図１２を参照して説明する。同図において、３１
および３４はＬＤＤ構造における不純物濃度の濃い領
域、３２および３３は不純物濃度の薄い領域である。こ
こで、高濃度領域３１をソース、高濃度領域３４をドレ
インとした場合、低濃度領域３２の幅Ｘは低濃度領域３
３の幅Ｘ’に比べて短いため、低濃度領域３２の寄生抵
抗による電流の低下はなく、また、低濃度領域３３にお
ける電界が小さいため、ホットキャリア耐性が強いトラ
ンジスタが得られる。
いて、図１２を参照して説明する。同図において、３１
および３４はＬＤＤ構造における不純物濃度の濃い領
域、３２および３３は不純物濃度の薄い領域である。こ
こで、高濃度領域３１をソース、高濃度領域３４をドレ
インとした場合、低濃度領域３２の幅Ｘは低濃度領域３
３の幅Ｘ’に比べて短いため、低濃度領域３２の寄生抵
抗による電流の低下はなく、また、低濃度領域３３にお
ける電界が小さいため、ホットキャリア耐性が強いトラ
ンジスタが得られる。
【００４４】
【実施例６】図１乃至図７、図１１乃至図１３を用いて
本発明の第６の実施例について説明する。なお、各図に
おいて共通する要素には同一の符号を付し、重複する説
明については省略している。
本発明の第６の実施例について説明する。なお、各図に
おいて共通する要素には同一の符号を付し、重複する説
明については省略している。
【００４５】図１３において、４１は活性領域であり、
４２はゲート電極である。また、X−Y方向における断面
図が図１１に示す構成となる。即ち、ゲート電極４２は
第１の交差部４２ａと第２の交差部４２ｂを有し、第１
の交差部４２ａと第２の交差部４２ｂは連結部４２ｃに
より連結されて一体構成となっている。ここで、第１の
交差部４２ａと第２の交差部４２ｂは、それぞれ図１１
におけるゲート電極ＡとＢに対応する。本実施例の半導
体装置の製造方法については、第１の実施例と同様であ
る。
４２はゲート電極である。また、X−Y方向における断面
図が図１１に示す構成となる。即ち、ゲート電極４２は
第１の交差部４２ａと第２の交差部４２ｂを有し、第１
の交差部４２ａと第２の交差部４２ｂは連結部４２ｃに
より連結されて一体構成となっている。ここで、第１の
交差部４２ａと第２の交差部４２ｂは、それぞれ図１１
におけるゲート電極ＡとＢに対応する。本実施例の半導
体装置の製造方法については、第１の実施例と同様であ
る。
【００４６】このように、本実施例の特徴は、図１３に
示すように、上面図が所望のゲート電極４２を活性領域
４１と交差するようにコ字形状に折り曲げて配置するこ
とで、所望のゲート電極４２自体にダミーのゲート電極
の機能も兼ねた構成としていることである。上記構成に
より、ダミーのゲート電極を配置することなく、図１１
に示すような左右でサイドウォールスペーサの幅が異な
るトランジスタを形成することができ、ホットキャリア
耐性が強いトランジスタを有する半導体装置を実現する
ことができる。
示すように、上面図が所望のゲート電極４２を活性領域
４１と交差するようにコ字形状に折り曲げて配置するこ
とで、所望のゲート電極４２自体にダミーのゲート電極
の機能も兼ねた構成としていることである。上記構成に
より、ダミーのゲート電極を配置することなく、図１１
に示すような左右でサイドウォールスペーサの幅が異な
るトランジスタを形成することができ、ホットキャリア
耐性が強いトランジスタを有する半導体装置を実現する
ことができる。
【００４７】以上、本発明の第１の態様によれば、ゲー
ト電極の粗密の差によるサイドウォールスペーサ幅の差
をなくすことによりトランジスタ特性をそろえた半導体
装置およびその製造方法を提供する。
ト電極の粗密の差によるサイドウォールスペーサ幅の差
をなくすことによりトランジスタ特性をそろえた半導体
装置およびその製造方法を提供する。
【００４８】本発明の第２の態様によれば、ゲート電極
の配置間隔に粗密の差を設けることによりトランジスタ
特性に生じる差を有効利用した半導体装置およびその製
造方法を実現するものである。
の配置間隔に粗密の差を設けることによりトランジスタ
特性に生じる差を有効利用した半導体装置およびその製
造方法を実現するものである。
【００４９】本発明の第３の態様によれば、高駆動能力
の必要なトランジスタには、ダミーのゲート電極を配置
する間隔を狭くし、低リークが必要なトランジスタに
は、ダミーのゲート電極を配置する間隔を広くし、使用
するトランジスタの特性に応じてダミーのゲート電極の
配置構成を調整することで、サイドウォール幅を変えた
半導体装置を実現している。
の必要なトランジスタには、ダミーのゲート電極を配置
する間隔を狭くし、低リークが必要なトランジスタに
は、ダミーのゲート電極を配置する間隔を広くし、使用
するトランジスタの特性に応じてダミーのゲート電極の
配置構成を調整することで、サイドウォール幅を変えた
半導体装置を実現している。
【００５０】本発明の第４の態様によれば、高駆動能力
の必要なトランジスタには、隣のゲート電極を配置する
間隔を狭くし、低リークが必要なトランジスタには、隣
のゲート電極を配置する間隔を広くして、使用するトラ
ンジスタの特性に応じてゲート電極（トランジスタ）の
配置構成を調整することで、サイドウォール幅を変えた
半導体装置を実現している。
の必要なトランジスタには、隣のゲート電極を配置する
間隔を狭くし、低リークが必要なトランジスタには、隣
のゲート電極を配置する間隔を広くして、使用するトラ
ンジスタの特性に応じてゲート電極（トランジスタ）の
配置構成を調整することで、サイドウォール幅を変えた
半導体装置を実現している。
【００５１】本発明の第５の態様によれば、所望のゲー
ト電極の片側にのみダミーのゲート電極を配置すること
で、左右でサイドウォールスペーサの幅が異なるトラン
ジスタを形成し、ホットキャリア耐性が強いトランジス
タが得られる。
ト電極の片側にのみダミーのゲート電極を配置すること
で、左右でサイドウォールスペーサの幅が異なるトラン
ジスタを形成し、ホットキャリア耐性が強いトランジス
タが得られる。
【００５２】本発明の第６の態様によれば、所望のゲー
ト電極を活性領域と交差するようにコ字形状に折り曲げ
て配置することで、所望のゲート電極自体にダミーのゲ
ート電極の機能も兼ねた構成とし、ダミーのゲート電極
を配置することなく、左右でサイドウォールスペーサの
幅が異なるトランジスタを形成することができ、ホット
キャリア耐性が強いトランジスタを有する半導体装置を
実現する。
ト電極を活性領域と交差するようにコ字形状に折り曲げ
て配置することで、所望のゲート電極自体にダミーのゲ
ート電極の機能も兼ねた構成とし、ダミーのゲート電極
を配置することなく、左右でサイドウォールスペーサの
幅が異なるトランジスタを形成することができ、ホット
キャリア耐性が強いトランジスタを有する半導体装置を
実現する。
【００５３】
【発明の効果】以上のように、本発明によれば、ダミー
のゲート電極を適宜配置することで、ゲート電極の配置
間隔の粗密の差を調整することによりサイドウォールス
ペーサの幅を制御し、トランジスタ特性を調整すること
が可能となる。
のゲート電極を適宜配置することで、ゲート電極の配置
間隔の粗密の差を調整することによりサイドウォールス
ペーサの幅を制御し、トランジスタ特性を調整すること
が可能となる。
【図１】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図２】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図３】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図４】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図５】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図６】 本発明の半導体装置のサイドウォール幅調整
を説明するための要部断面図、
を説明するための要部断面図、
【図７】 本発明に係る半導体装置の製造工程を示す断
面図
面図
【図８】 （ａ）、（ｂ）は本発明の第２および第３の
実施例に係る半導体装置の断面図
実施例に係る半導体装置の断面図
【図９】 （ａ）、（ｂ）は本発明の半導体装置のサイ
ドウォール幅調整を説明するための要部断面図、
ドウォール幅調整を説明するための要部断面図、
【図１０】 （ａ）、（ｂ）は本発明の第４の実施例に
係る半導体装置の断面図、
係る半導体装置の断面図、
【図１１】 本発明の第５および第６の実施例に係る半
導体装置の断面図
導体装置の断面図
【図１２】 本発明の第５および第６の実施例に係る半
導体装置の断面図
導体装置の断面図
【図１３】 本発明の第６の実施例に係る半導体装置の
上面図
上面図
【図１４】 従来の半導体装置の断面図
【図１５】 従来の半導体装置の断面図
１ シリコン酸化膜 ２ シリコン膜 ３ シリコン絶縁膜 ３ａ、３ｂ、３ｃ サイドウォールスペーサ １０ 半導体基板 １１ 分離領域 Ａ ゲート電極 Ｂ、Ｃ ダミーのゲート電極 ２１、２２ 不純物領域 ３１、３４ 不純物濃度の濃い領域 ３２、３３ は不純物濃度の薄い領域 ４１ 活性領域 ４２ ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB18 BB25 BB28 BB40 CC05 DD03 DD04 DD08 DD16 EE09 FF01 GG09 GG10 GG14 HH20 5F040 DA00 DA17 DB01 DB03 EC01 EC05 EC07 EC08 EC09 EC10 EF18 EK01 EK05 FA05 FB02 FB04 FC11 FC21 FC22 5F048 AA07 AC01 BA01 BB01 BB02 BB06 BB08 BB09 BB12 BC03 BC06 BG14 DA25
Claims (14)
- 【請求項１】 サイドウォールスペーサが形成されたト
ランジスタを有する半導体装置であって、所望のゲート
電極に関してゲート電極間の配置間隔の差を調整する手
段を備えることにより、上記トランジスタの実効チャン
ネル長は一定で、上記サイドウォールスペーサの幅を制
御し、上記トランジスタの特性を調整することを特徴と
する半導体装置。 - 【請求項２】 上記ゲート電極間隔調整手段は、上記所
望のゲート電極に関してその近傍にダミーの電極を配置
した構成を有することを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 上記ゲート電極間隔調整手段は、上記所
望のゲート電極に関してその近傍にダミーの電極を配置
しない構成を有することを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 上記ダミーの電極を配置することで上記
ゲート電極間の配置間隔の差をなくし、上記サイドウォ
ールスペーサの幅を一定とした請求項２に記載の半導体
装置。 - 【請求項５】 上記ダミーの電極を配置することで上記
ゲート電極間の配置間隔の差を変えることにより、上記
サイドウォールスペーサの幅を変えた請求項２に記載の
半導体装置。 - 【請求項６】 使用するトランジスタの特性に応じてダ
ミーのゲート電極を配置することで上記ゲート電極間の
配置間隔の差を変え、上記サイドウォールスペーサの幅
を変えた請求項５に記載の半導体装置。 - 【請求項７】 上記ダミーの電極の代わりとしてトラン
ジスタを配置することで上記ゲート電極間の配置間隔の
差を変え、上記サイドウォールスペーサの幅を変えた請
求項３に記載の半導体装置。 - 【請求項８】 上記所望のゲート電極の片側近傍にダミ
ーのゲート電極を配置することで、上記サイドウォール
スペーサの幅が左右で異なる請求項５に記載の半導体装
置。 - 【請求項９】 上記所望のゲート電極を半導体基板の活
性領域と交差するように上面コ字形状に折り曲げて配置
することで、上記サイドウォールスペーサの幅が左右で
異なる請求項３に記載の半導体装置。 - 【請求項１０】 サイドウォールスペーサが形成され
たトランジスタを有する半導体装置の製造方法であっ
て、 フォトレジストのマスクによりドライエッチングを用い
てパターン化することによりゲート電極を形成する工程
と、 各ゲート電極の上面および側面を覆ってシリコン酸化絶
縁膜を堆積し、露出表面全体を被服する工程と、 所望のゲート電極とダミーの電極について、ＲＩＥ法等
のドライエッチングを用いて、各ゲート電極のサイドウ
ォールスペーサを形成する工程と、を有し、 上記ゲート電極の配置間隔を調整することにより、上記
サイドウォールスペーサ形成工程でのエッチング特性に
より、サイドウォール幅を制御することを特徴とする半
導体装置の製造方法。 - 【請求項１１】 上記サイドウォールの成膜前に注入形
成する低濃度の不純物領域間の間隔により決まる上記ト
ランジスタの実効チャンネル長は一定にして、上記サイ
ドウォール幅を制御する請求項１０に記載の半導体装置
の製造方法。 - 【請求項１２】 上記ダミーの電極を配置することで上
記ゲート電極間の配置間隔の差をなくし、上記サイドウ
ォールスペーサの幅を一定とした請求項１０に記載の半
導体装置の製造方法。 - 【請求項１３】 上記ダミーの電極を配置することで上
記ゲート電極間の配置間隔の差を変えることにより、上
記サイドウォールスペーサの幅を変えた請求項１０に記
載の半導体装置の製造方法。 - 【請求項１４】 使用するトランジスタの特性に応じて
ダミーのゲート電極を配置することで上記ゲート電極間
の配置間隔の差を変え、上記サイドウォールスペーサの
幅を変えた請求項１３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386979A JP2002190589A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置およびその製造方法 |
| US09/888,389 US6504192B2 (en) | 2000-12-20 | 2001-06-26 | Semiconductor device |
| KR1020010050909A KR20020050081A (ko) | 2000-12-20 | 2001-08-23 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386979A JP2002190589A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190589A true JP2002190589A (ja) | 2002-07-05 |
Family
ID=18853995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000386979A Pending JP2002190589A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6504192B2 (ja) |
| JP (1) | JP2002190589A (ja) |
| KR (1) | KR20020050081A (ja) |
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| WO2018090260A1 (zh) * | 2016-11-16 | 2018-05-24 | 华为技术有限公司 | 一种隧穿场效应晶体管及其制作方法 |
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2001
- 2001-06-26 US US09/888,389 patent/US6504192B2/en not_active Expired - Fee Related
- 2001-08-23 KR KR1020010050909A patent/KR20020050081A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020074579A1 (en) | 2002-06-20 |
| US6504192B2 (en) | 2003-01-07 |
| KR20020050081A (ko) | 2002-06-26 |
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