KR100480453B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극의 패턴밀도가 밀한영역과 소한영역으로 구분된 반도체 기판상에 게이트 전극의 패턴밀도를 일정하게 하기 위하여 게이트 전극의 패턴밀도가 소한영역의 게이트 전극 사이에 더미게이트 전극패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명에 의하면, 반도체 기판의 소자 밀도를 균일하게 유지할 수 있고, 로딩효과 차이에 의한 임계치수의 불균일성을 효과적으로 감소시킬 수 있으며, 게이트 전극과 더미게이트 전극간의 거리 및 더미게이트 전극의 높이를 조절함으로써 도핑 프로파일을 제어할 수 있고, 소스 콘택홀, 드레인 콘택홀 및 게이트 콘택홀을 자기정렬 콘택공정을 적용하여 형성함으로써 공정의 단순화와 비용 절감을 할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 기가급 DRAM 및 0.1㎛ 테크 이하의 트랜지스터의 제조시 더미 게이트를 형성함으로써 소자 특성향상, 공정능력 향상 및 공정 비용을 절감할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
단채널 MOSFET(Short Channel Metal Oxide Semiconductor FET)을 이용한 고밀도 DRAM(Dynamic Random Access Memory)과 극 초대규모 집적회로(Ultra Large Scale Integration ; ULSI)를 제작하는데 있어서 문제가 되고 있는 것은 먼저, 소자 특성면에서 보면 단채널 효과(Short Channel Effect)에 의한 트랜지스터의 오프 상태시 누설전류의 증가와 활성영역의 감소에 의한 콘택저항의 증가이다. 또한, 공정 측면에서 보면 소자의 밀도차이에 의한 공정의 불균형이다.
반도체 소자의 영역은 크게 메모리 셀(Memory Cell)이 형성되는 셀 영역과 메모리 셀을 구동하기 위한 회로소자들이 형성되는 주변회로 영역으로 나누어진다. 종래의 반도체 소자에서는 셀 영역과 주변회로 영역에 형성된 소자들의 패턴 밀도차가 크게 나타난다. 상기의 패턴 밀도의 차는 단위 면적당 형성된 패턴들의 면적 비율을 말하는 것이고, 일정 면적 안에서 패턴밀도가 동일하다고 하더라도 밀도가 균일하게 분포하지 않는 이상 공정상의 불균형이 발생한다.
상술한 셀 영역과 주변회로 영역의 소자 밀도차에 의해 포토리소그라피 (Photolithography) 공정, 식각공정, 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정, 증착 공정 또는 세정 공정등 반도체 제조 공정 전반에 걸쳐 로딩 효과(Loading Effect)의 차가 발생하고 이로 인해 공정의 불균일성을 유발하게 된다. 특히 포토리소그라피 공정과 식각공정의 로딩 효과 차에 의해 소자간의 균일한 임계치수(Critical Dimension; CD)를 확보하기가 어렵다. 일반적으로 주변회로 영역의 식각이 목표하는 것보다 크게 식각될 수 있다.
이러한 문제는 반도체 소자의 소형화와 고밀도화에 따라 더욱 심각해지고 있고 이를 해결하기 위해 복잡한 공정 및 장비를 도입함으로써 제작단가가 현저히 증가하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자의 밀도가 소한 영역(즉, 주변회로 영역)의 게이트 전극 사이에 더미게이트 패턴을 형성함으로써 반도체 제조 공정시 발생하는 로딩효과 차이를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명은 게이트 전극의 패턴밀도가 밀한영역과 소한영역으로 구분된 반도체 기판상에 게이트 전극의 패턴밀도를 일정하게 하기 위하여 게이트 전극의 패턴밀도가 소한영역의 게이트 전극 사이에 더미게이트 전극패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 셀 영역과 주변회로 영역으로 구분된 반도체 기판상에 소자 분리막을 형성하는 단계와, 전체구조 상부에 게이트 산화막, 도전막 및 하드마스크층을 증착하는 단계와, 패터닝 공정을 실시하여 상기 셀 영역에는 게이트 전극을 형성하고, 상기 주변회로 영역에는 게이트 전극과 상기 게이트 전극 사이에 더미게이트 전극을 형성하는 단계와, 제 1 이온 주입공정을 실시하는 단계와, 상기 게이트 전극 및 상기 더미게이트 전극 측벽에 스페이서를 형성하는 단계와, 제 2 이온주입공정을 실시하는 단계와, 전체 구조 상부에 층간절연막을 층착하는 단계, 및 상기 층간절연막의 일부를 제거하여 셀 영역 및 주변회로 영역에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 게이트 전극(160)의 패턴밀도가 밀한영역(A)과 게이트 전극(160)의 패턴밀도가 소한영역(B)이 정의된 반도체 기판(110)에 소자 분리막(120)을 형성한다. 본 실시예에서는 게이트 전극(160)의 패턴밀도가 밀한영역(A)을 셀 영역(A)으로 하고, 게이트 전극(160)의 패턴밀도가 소한영역(B)을 주변회로 영역(B)으로 정의하여 설명하겠다. 상기의 게이트 전극의 패턴 밀도는 단위 면적당 형성된 게이트 전극(160) 패턴들의 면적 비율을 말하는 것이다. 상술한 반도체 기판(110)으로는 실리콘(Si)기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판 또는 실리콘 온 인술레이터(Silicon On Insulator; SOI) 구조의 기판일 수 있으며, 특별히 한정되지 않고 반도체 소자를 제조할 수 있는 모든 기판을 포함한다.
반도체 기판(110)에 소자 분리막(120)을 형성하여 반도체 기판(110)을 활성 영역과 필드 영역으로 분리한다. 전체 구조 상부에 게이트 산화막(130), 도전막(140) 및 하드 마스크층(150)을 증착한 후 셀 영역(A)에는 게이트 전극(160)을 패터닝하고, 주변회로 영역(B)에는 게이트 전극(160) 및 더미게이트 전극(Dummy Gate; DG)을 패터닝한다. 상기의 도전막(140)으로는 폴리실리콘(Polycrystalline Si; Poly-Si), 비정질 실리콘(Amorphous Si; A-Si) 및 메탈(Metal) 중 어느 하나 이상을 포함하여 형성하되, 특별히 한정되지 않는 도전성의 물질을 의미한다. 상기의 게이트 전극(160)은 목표로 하는 게이트 폭(즉, 채널 길이; X)을 갖는 하나의 게이트로 형성하거나, 다수의 게이트 폭의 합이 목표로 하는 게이트 폭을 이루는 스플릿(Split)형태의 게이트전극으로 형성할 수 있다(도 1b 참조).
종래에는 패터닝에 의해 반도체 기판에 게이트 전극의 패턴밀도가 밀한 곳(즉, 셀영역)과 게이트 전극의 패턴밀도가 소한 곳(즉, 주변회로 영역)이 나타난다. 하지만, 본 발명에서는 게이트 전극(160)의 패턴밀도가 소한영역(B)의 게이트 전극(160) 사이에 더미게이트 전극(DG)패턴을 형성함으로써 반도체 기판(110)의 소자 밀도를 균일하게 유지할 수 있다.
구체적으로, 더미게이트 전극(DG)패턴은 주변회로 영역(B)에 형성된 게이트 전극(160) 사이의 어느 영역에서든지 형성될 수 있다. 즉, 게이트 전극(160) 사이의 활성영역 상부에만 형성하거나, 게이트 전극(160) 사이의 필드영역 상부에만 형성하거나 또는 게이트 전극(160) 사이의 활성영역과 필드영역 상부에 형성한다. 주변회로 영역(B)에 형성된 더미게이트 전극(DG)패턴의 게이트 폭, 더미게이트 전극(DG)의 개수 및 게이트 전극(160)과 더미게이트 전극(DG)의 거리는 소자의 밀도(게이트 전극의 패턴밀도)에 따라 변화 시킨다. 본 실시예에서는 게이트 전극(160) 사이의 활성영역과 필드영역 상부에 폭이 게이트 전극(160) 폭의 0.2 내지 1.5 배가 되는 더미게이트 전극(DG)을 1 내지 4개를 형성한다.
상술한 더미게이트 전극(DG)은 반도체 기판(110)에 나타나는 게이트 전극(160)의 패턴밀도를 일정하게 유지하기 위해 형성하기 때문에 전기적 연결을 위한 공정을 실시하지 않아도 된다. 또한 더미게이트 전극(DG) 양측에 정션영역을 형성하지 않아도 된다. 또는 후술되는 스플릿 형태의 게이트 전극으로 형성하고, 게이트 전극(160)과 전기적으로 연결한다.
도 1b 및 도 1c는 게이트 전극과 더미게이트가 후속공정에서 메탈 패드로 연결될 스플릿 형태의 게이트 전극을 설명하기 위해 도 1a의 B영역의 일부를 나타낸 단면도들이다.
도 1b를 참조하면, 더미게이트 전극(DG) 양측에 정션영역(도시되지 않음)을 형성하고, 게이트 전극(160)과 이의 양측에 형성된 더미게이트 전극(DG)을 전기적으로 연결하여 스플릿 형태의 게이트전극을 형성한다. 상술한 스플릿 형태의 게이트 전극(SG)을 형성하기 위하여 본 실시예에서는 게이트 전극(160)과 더미게이트 전극(DG)을 형성한 후 후속공정에서 메탈 패드(도시되지 않음)로 이 둘(게이트 전극(160)과 더미게이트 전극(DG))을 연결하거나, 하나의 게이트 전극을 빗모양으로 만들어서 빗살모양의 분리된 게이트 전극을 형성한다. 이때 각각의 게이트 전극 폭의 합은 목표로 하는 게이트 전극의 폭(즉, 채널길이)과 일치하게 한다.
예컨대. 스플릿 게이트 전극(SG)이 게이트 전극(160) 한개와 더미게이트 전극(DG) 두개로 이루어졌다고 가정하고, 또한 목표로 하는 게이트 전극의 폭(즉, 채널길이)이 X라고 하며, 게이트 전극(160)의 폭을 L1, 더미게이트 전극(DG)의 폭을 각각 L2와 L3라고 하면 게이트 전극(160)과 더미게이트 전극(DG)들의 합(L1 + L2 + L3)은 목표로 하는 게이트 전극의 폭(X)과 같다. 이를 수식으로 표시하면 다음과 같다.
X = L1 + L2 + L3
구체적으로, 상술한 스플릿 게이트 전극(SG)을 구성하는 게이트 전극(160)과 더미게이트 전극(DG)의 폭(즉, L1 내지 L3)은 각각 서로 다르거나 또는 각각 동일한 폭으로 형성할 수 있다(도 1a 및 도 1b 참조). 본 실시예에서는 스플릿 게이트 전극(SG)을 구성하는 각각의 전극 폭(즉, 각각의 채널길이)을 목표로 하는 채널길이의 1/3배 크기로 형성하였다.
도 1c를 참조하면, 상술한 바와 같이 활성영역 상에 형성된 게이트 전극(160)과 게이트 전극(160) 양측에 형성된 더미게이트 전극(DG)을 전기적로 연결하고, 한편, 필드영역 상에 형성된 더미게이트 전극(DG)은 전기적 연결을 형성하지 않음으로써 본 발명의 효과를 극대화할 수 있다.
도 2a는 본 발명에 따른 반도체 제조공정중 이온주입공정을 설명하기 위한 단면도이고, 도 2b는 도 2a의 F영역 확대도로써 본 발명에 따른 도핑 프로파일(Doping Profile)을 제어하기 위한 개념을 설명한 개념도이다.
도 2a 및 도 2b를 참조하면, 상기의 게이트 전극(160) 및 더미게이트 전극(DG)이 패터닝된 반도체 기판(110)에 LDD(Lightly Doped Drain) 또는 할로우(Halo) 이온주입(즉, 소정의 입사각을 가지고 이온주입을 함)을 실시한다. 이때 주변회로 영역(B)의 게이트 전극(160)과 더미게이트 전극(DG)간의 거리 및 더미게이트 전극(DG)의 높이를 조절함으로써 도핑 프로파일을 제어할 수 있다.
예컨대, 실선 방향으로 이온주입하여 게이트 전극(160)의 좌측벽(X0)을 기준으로 양의 거리만큼(즉, 오른쪽에 위치한) 떨어진 X1과 X2사이에 위치하는 도핑 프로파일을 만들기 위해서는 다음과 같은 수식에 의해 X1과 X2를 계산할 수 있다. 또한 점선 방향으로 이온 주입하여 게이트 전극(160)의 좌측벽을 기준으로 음의 거리만큼(즉, 왼쪽에 위치한) 떨어진 X3에 위치하는 도핑 프로파일을 만들기 위해서는 다음과 같은 수식에 이해 X3을 계산할 수 있다(도 3b 참조).
상기의 수식에서 d는 게이트 전극(160)과 더미게이트 전극(DG)사이의 거리, h는 반도체 기판(110)을 기준으로 하는 더미게이트 전극(DG)의 높이, θ는 이온주입각 그리고 Rp는 이온 주입에너지에 의해 주입되는 깊이인 투영범위(Projection range)를 나타낸다. 상술한 상수들을 살펴보면, θ(즉, 이온주입각도)와 Rp(즉, 투영범위)는 이온 주입장비에 의해 제어되는 상수들이고, d(즉, 게이트 전극(160)과 더미게이트 전극(DG)간의 거리)와 h(즉, 반도체 기판(110)을 기준으로 하는 더미게이트 전극(DG)의 높이)는 더미게이트 전극(DG)패턴에 의해 제어되는 상수들이다. 따라서 상기의 수식을 보면 도핑 프로파일을 좌우하는 X1과 X3의 위치는 이온 주입장비에 의해서 제어될 뿐만 아니라 더미게이트 전극(DG)패턴에 의해서도 제어된다.
도 3을 참조하면, 전체구조 상부에 스페이서(Spacer)용 질화막을 증착한 다음 식각공정을 실시하여 게이트 전극(160) 및 더미 게이트 전극(DG) 측벽에 스페이서(170)를 형성한다. 전체구조 상부에 고농도 이온주입을 실시하여 LDD구조의 정션영역을 형성한다.
도 4를 참조하면, 전체구조 상부에 층간 절연막(180)을 증착한 다음, 셀영역(A)의 층간 절연막(180)의 일부를 제거하여 LDD구조의 정션영역(J)을 노출시키는 랜딩플러그 콘택홀(Landing Plug Contact Hole; 190)을 형성하고, 동시에 주변회로 영역(B)의 층간 절연막(180)의 일부를 제거하여 소스 콘택홀(192), 드레인 콘택홀(194) 및 게이트 콘택홀(196) 중 어느 하나를 형성한다. 종래의 주변회로 영역은 오정렬로 인한 마진의 확보가 어려워 자기정렬 콘택(Self Aligned Contact; SAC)방법을 이용하여 층간 절연막을 제거할 수 없었다. 하지만 본 발명의 더미게이트 전극(DG) 패턴이 형성된 주변회로 영역(B)은 더미게이트 전극(DG)에 의해 오정렬 마진이 확보됨에 따라 자기정렬 콘택방법을 이용하여 층간 절연막(180)을 제거할 수 있다.
상술한 바와 같이, 본 발명은 게이트 전극의 패턴밀도가 소한 곳의 게이트 전극 사이에 더미게이트 전극패턴을 형성함으로써 반도체 기판의 소자 밀도를 균일하게 유지할 수 있고, 로딩효과 차이에 의한 임계치수의 불균일성을 효과적으로 감소시킬 수 있다.
또한, 게이트 전극과 더미게이트 전극간의 거리 및 더미게이트 전극의 높이를 조절함으로써 도핑 프로파일을 제어할 수 있다.
또한, 소스 콘택홀, 드레인 콘택홀 및 게이트 콘택홀을 자기정렬 콘택공정을 적용하여 형성함으로써 공정의 단순화와 비용 절감을 할 수 있다.
도 1a 내지 도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1b 및 도 1c는 게이트 전극과 더미게이트가 후속공정에서 메탈 패드로 연결될 스플릿 형태의 게이트 전극을 설명하기 위해 도 1a의 B영역의 일부를 나타낸 단면도들이다.
도 2a는 본 발명에 따른 반도체 제조공정중 이온주입공정을 설명하기 위한 단면도이고, 도 2b는 도 2a의 F영역 확대도로써 본 발명에 따른 도핑 프로파일을 제어하기 위한 개념을 설명한 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 소자분리막
130 : 게이트 산화막 140 : 도전막
150 : 하드마스크층 160 : 게이트 전극
170 : 스페이서 180 : 층간절연막
190 : 랜딩플러그 콘택홀 192 : 소스 콘택홀
194 : 드레인 콘택홀 196 : 게이트 콘택홀

Claims (9)

  1. 게이트 전극의 패턴밀도가 밀한영역과 소한영역으로 구분된 반도체 기판상에 게이트 전극의 패턴밀도를 일정하게 하기 위하여 게이트 전극의 패턴밀도가 소한영역의 게이트 전극 사이에, 상기 게이트 전극과 전기적으로 연결하여 스플릿형태의 게이트 전극이 되도록 더미게이트 전극패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 더미게이트 전극의 폭은 상기 게이트 전극 폭의 0.2 내지 1.5배가 되고, 상기 게이트 전극 사이에 형성되는 상기 더미게이트 전극의 개수는 1 내지 4개인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 게이트 전극의 패턴 밀도가 밀한 영역인 셀 영역과 게이트 전극의 패턴 밀도가 소한영역인 주변회로 영역으로 구분된 반도체 기판상에 소자 분리막을 형성하는 단계;
    전체구조 상부에 게이트 산화막, 도전막 및 하드마스크층을 증착하는 단계;
    패터닝 공정을 실시하여 게이트 전극의 패턴 밀도가 밀한 영역인 상기 셀 영역에는 게이트 전극을 형성하고, 게이트 전극의 패턴 밀도가 소한영역인 상기 주변회로 영역에는 게이트 전극과 상기 게이트 전극 사이에, 상기 게이트 전극과 전기적으로 연결하여 스플릿형태의 게이트 전극이 되도록 더미게이트 전극을 형성하는 단계;
    제 1 이온 주입공정을 실시하는 단계;
    상기 게이트 전극 및 상기 더미게이트 전극 측벽에 스페이서를 형성하는 단계;
    제 2 이온주입공정을 실시하는 단계;
    전체 구조 상부에 층간절연막을 층착하는 단계; 및
    상기 층간절연막의 일부를 제거하여 셀 영역 및 주변회로 영역에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 더미게이트 전극의 폭은 상기 게이트 전극 폭의 0.2 내지 1.5배가 되고, 상기 게이트 전극 사이에 형성되는 상기 더미게이트 전극의 개수는 1 내지 4개인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 제 1 이온주입 공정은 LDD 및 할로우 이온주입인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4 항 또는 제 7항 에 있어서,
    상기 더미 게이트 전극의 높이와 폭에 의해 상기 제 1 이온주입의 프로파일을 제어시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 4 항에 있어서,
    상기 층간절연막은 자기정렬콘택 공정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법
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