KR100533167B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 GIDL(Gate Induced Drain Leakage) 특성을 개선시키도록 한 반도체 소자 및 그의 제조 방법에 관한 것으로, 본 발명의 실시예에 따른 반도체 소자는 반도체 기판을 선택적으로 식각하여 형성된 홈의 양측벽에 접하고 상기 반도체 기판의 표면 위로 노출된 측벽, 상기 측벽에 접하고 상기 홈의 표면상에 형성된 절연막, 상기 절연막상에 형성되며 상기 측벽에 접하여 상기 측벽과 동일 높이로 형성된 전도층, 상기 측벽 양측의 반도체 기판 표면내에 상기 측벽과 일정 폭 거리를 두고 형성된 제 1 불순물층, 상기 제 1 불순물층에 접하여 상기 측벽 하측의 반도체 기판 표면내에 형성된 제 2 불순물층을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 기판의 표면 아래에 게이트 전극을 형성하도록 한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 GIDL(Gate Induced Drain Leakage)는 반도체 소자의 게이트 전극과 오버랩된 드레인 영역내에서 생성된 캐리어(carrier)가 그 원인이며, 상기 게이트 전극이 접지(GND)되고 드레인에 VDD가 인가될 때 발생된다.
또한 게이트 전극과 드레인 영역 사이의 산화막에 드레인 영역내의 차아지에 의한 고전계(high electric field)가 존재하고, 상기 드레인내의 차아지는 드레인내의 디플리션(depletion) 영역의 형성때문에 발생된다.
이러한 GIDL을 방지하는 기술이 연구되고 있다.
이하 첨부도면을 참조하여 종래기술의 반도체 소자 및 그의 제조 방법에 대해 설명하면 다음과 같다.
도 1 은 종래기술의 반도체 소자의 구조 단면도이다.
즉 종래기술의 반도체 소자는 반도체 기판(1) 상에 게이트 산화막(2)이 형성되고 상기 게이트 산화막(2)상에 게이트 전극(3)이 형성되며, 상기 게이트 전극(3)의 양측면에 접하여 측벽(5)이 형성된다.
그리고 상기 측벽(5) 하측의 반도체 기판(1) 표면내에 LDD(4) 구조를 갖는 소오스/드레인 영역(6)이 형성된다.
이와 같이 종래기술의 반도체 소자는 상기 게이트 전극(3)과 LDD(4)구조의 드레인/소오스 영역이 일정 폭 오버랩된다.
도 2a 내지 도 2d는 종래기술의 반도체 소자의 제조 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고 상기 게이트 산화막(2)상에 폴리실리콘을 증착한다.
이어 상기 폴리실리콘상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 폴리실리콘, 게이트 산화막(2)을 선택적으로 패터닝하여 게이트 전극(3)을 형성한다.
이어 상기 게이트 전극(3)을 마스크로 이용한 저농도 불순물을 상기 반도체 기판 표면내에 이온주입하여 LDD(4)을 형성한다.
도 2b에 도시된 바와 같이, 상기 게이트 전극(3)을 포함한 구조 전면에 절연막을 증착하고 전면 식각하여 상기 게이트 전극(3) 양측면에 접하는 측벽(5)을 형성한다.
이어 상기 게이트 전극(3) 및 측벽(5)을 마스크로 이용한 고농도 불순물 이온을 상기 측벽(5) 하측의 반도체 기판(1) 표면내에 이온 주입하여 상기 LDD(4)와 연결되는 소오스/드레인 영역(6)을 형성한다.
이와 같이 종래기술의 반도체 소자의 제조 방법은 열처리 후 LDD(4)영역과 게이트 전극(3)이 일정 폭 오버랩된다.
그러나 이상과 같은 종래기술의 반도체 소자 및 그의 제조 방법은 게이트 전극과 소오스/드레인 영역이 일정 폭 오버랩되기때문에 채널이 짧아지는 숏 채널 효과(short channel effect)가 증가하고, 게이트 전극과 드레인(소오스) 영역의 거리가 짧기때문에 GIDL 특성이 발생되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 게이트 전극을 반도체 기판의 표면 아래에 형성하여 GIDL특성을 방지하는데 적당한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판을 선택적으로 식각하여 형성된 홈의 양측벽에 접하고 상기 반도체 기판의 표면 위로 노출된 측벽, 상기 측벽에 접하고 상기 홈의 표면상에 형성된 절연막, 상기 절연막상에 형성되며 상기 측벽에 접하여 상기 측벽과 동일 높이로 형성된 전도층, 상기 측벽 양측의 반도체 기판 표면내에 상기 측벽과 일정 폭 거리를 두고 형성된 제 1 불순물층, 상기 제 1 불순물층에 접하여 상기 측벽 하측의 반도체 기판 표면내에 형성된 제 2 불순물층을 포함하여 이루어짐을 특징으로 하고, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판상에 제 1 전도층을 형성하는 공정, 상기 제 1 전도층의 양측면에 접하는 제 1 측벽을 형성하는 공정, 상기 제 1 측벽을 포함한 제 1 전도층을 마스크로 이용한 고농도 불순물 이온을 주입하여 상기 제 1 측벽 하측의 반도체 기판 내에 제 1 불순물층을 형성하는 공정, 상기 제 1 전도층상에 마스크층을 형성하는 공정, 상기 마스크층을 이용하여 상기 제 1 전도층을 제거하고 상기 반도체 기판을 일정 깊이로 식각하여 홈을 형성하는 공정, 상기 홈을 포함한 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 측벽 및 제 1 측벽에 접하는 제 2 측벽을 형성하는 공정, 상기 홈의 표면상에 상기 제 2 측벽과 접하는 절연막을 형성하는 공정, 상기 절연막 표면상에 상기 제 2 측벽과 접하는 제 2 전도층을 형성하는 공정, 상기 제 1 측벽과 반도체 기판 표면의 절연막을 제거하고 상기 제 2 전도층의 높이와 동일하도록 상기 제 2 측벽을 선택적으로 제거하는 공정, 상기 제 2 측벽을 포함한 제 2 전도층을 마스크로 이용한 불순물 이온 주입으로 상기 제 2 측벽 하측의 반도체 기판 표면내에 제 2 불순물층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시에에 따른 반도체 소자 및 그의 제조 방법에 대해 첨부도면을 참조하여 설명하면 다음과 같다.
도 3 은 본 발명의 실시예에 다른 반도체 소자의 구조 단면도이고, 도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
도 3 에 도시된 바와 같이, 반도체 기판(21)을 선택적으로 식각하여 형성된 홈의 양측벽에 접하는 측벽(26)이 상기 반도체 기판(21)의 표면 위로 일정 높이 노출되어 있다.
그리고 상기 측벽(26)의 하측에 접하며 상기 홈의 저면에 일정 두께로 절연막(27)이 형성된다.
또한 상기 절연막(27)의 표면에 형성되며 상기 절연막(26)과 접하여 동일 높이로 전도층(29) 즉 게이트 전극이 형성된다.
여기서 상기 전도층(29)은 상기 절연막(26)과 동일 높이로 형성되므로 상기 반도체 기판(21)의 표면위로 일정 높이 노출된다.
그리고 상기 절연막(26) 하측의 반도체 기판(21) 표면내에 제 2 불순물층 (30) 즉 저농도 불순물층이 형성되고, 상기 제 2 불순물층(30)에 접하여 제 1 불순물층(24)이 형성된다.
여기서 상기 제 1 불순물층(30)은 상기 반도체 기판(21)내에 형성된 홈의 깊이만큼 확산되어 형성된다.
상기와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
즉 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판(21)상에 제 1 전도층(22)을 형성하는 공정, 상기 제 1 전도층(22)의 양측면에 접하는 제 1 측벽(23)을 형성하는 공정, 상기 제 1 측벽(23)을 포함한 제 1 전도층(22)을 마스크로 이용한 고농도 불순물 이온을 주입하여 상기 제 1 측벽(23) 하측의 반도체 기판(21) 내에 제 1 불순물층(24)을 형성하는 공정, 상기 제 1 전도층(22)상에 마스크층(25)을 형성하는 공정, 상기 마스크층(25)을 이용하여 상기 제 1 전도층(22)을 제거하고 상기 반도체 기판(21)을 일정 깊이로 식각하여 홈을 형성하는 공정, 상기 홈을 포함한 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 측벽 및 제 1 측벽(23)에 접하는 제 2 측벽(26)을 형성하는 공정, 상기 홈의 표면상에 상기 제 2 측벽(26)과 접하는 절연막(27)을 형성하는 공정, 상기 절연막(27) 표면상에 상기 제 2 측벽(26)과 접하는 제 2 전도층(29)을 형성하는 공정, 상기 제 1 측벽(23)과 반도체 기판(21) 표면의 절연막(27)을 제거하고 상기 제 2 전도층의 높이와 동일하도록 상기 제 2 측벽(26)을 선택적으로 제거하는 공정, 상기 제 2 측벽(26)을 포함한 제 2 전도층(29)을 마스크로 이용한 불순물 이온 주입으로 상기 제 2 측벽(26) 하측의 반도체 기판(21) 표면내에 제 2 불순물층(30)을 형성하는 공정을 포함한다.
도 4a 에 도시된 바와 같이, 반도체 기판(21)상에 폴리실리콘을 증착하고, 상기 폴리실리콘상에 감광막을 도포한 후 노광 및 현상으로 상기 감광막을 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘을 선택적으로 패터닝하여 제 1 전도층(22)을 형성한다.
여기서 상기 제 1 전도층(22)은 반도체 기판(21)내에 형성되는 홈의 너비를 결정하는 물질층으로서, 상기 폴리실리콘외에 나이트라이드를 이용할 수도 있다.
이어 상기 패터닝된 감광막을 제거하고 상기 제 1 전도층(22)을 포함한 전면에 절연막을 증착한 후, 상기 절연막을 전면 식각하여 상기 제 1 전도층(22)의 양측면에 접하는 제 1 측벽(23)을 형성한다.
이어 상기 제 1 측벽(23) 및 제 1 전도층(22)을 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 상기 제 1 측벽(23) 하측의 반도체 기판(21) 표면내에 제 1 불순물층(24)을 형성한다.
이어 상기 제 1 측벽(23)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 상기 감광막을 선택적으로 패터닝한다.
이 때 상기 패터닝된 감광막(25)은 상기 제 1 전도층(22)의 너비보다 크게 형성되고, 이로 인해 상기 제 1 전도층(22)의 표면은 전부 노출되며 상기 제 1 측벽(23)은 일정 폭만 노출된다.
도 4b 에 도시된 바와 같이, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 제 1 전도층(22)을 제거한 후, 상기 제 1 전도층(22)이 제거되고 노출된 반도체 기판(21)의 표면을 일정 깊이로 식각하여 홈(도시 생략)을 형성한다.
이 때 상기 제 1 측벽(23)은 제거되지 않고 남아 있다.
이어 상기 홈이 형성된 반도체 기판(21) 및 제 1 측벽(23)의 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 양측벽 및 제 1 측벽(23)에 접하는 제 2 측벽(26)을 형성한다.
이 때 상기 제 2 측벽(26)은 상기 제 1 측벽(23)의 높이와 동일하게 형성된다.
도 4c 에 도시된 바와 같이, 상기 제 1,2 측벽(23,26) 양측의 반도체 기판 (21) 표면상에 절연막(27)을 형성한다.
이어 상기 제 1, 2 측벽(23,26) 및 절연막(27)을 포함한 전면에 폴리실리콘 (28)을 증착하고 상기 폴리실리콘(28)을 평탄화한다.
도 4d 에 도시된 바와 같이, 상기 폴리실리콘(28)을 전면 식각하여 상기 제 2 측벽(26)에 접하는 제 2 전도층(29)을 형성한다.
이 때 상기 제 2 전도층(29)은 제 1 측벽(23)의 일측의 반도체 기판(21) 표면상에 형성된 절연막(27)과 동일한 높이로 형성된다.
도 4e에 도시된 바와 같이, 상기 제 1, 2 측벽(23,26)을 선택적으로 식각하여 상기 제 2 전도층(29)과 동일 높이가 되도록 한다.
이어 상기 제 1 측벽(23) 일측의 반도체 기판(21)의 표면상에 형성된 절연막 (27)과 제 1 측벽(23)을 제거하므로써 상기 동일높이로 형성된 제 2 전도층(29) 및 제 2 측벽(26)은 상기 반도체 기판(21)의 표면으로 노출된다.
이어 상기 제 2 측벽(26)을 포함한 제 2 전도층(29)을 마스크로 이용한 저농도 불순물 이온 주입을 실시하여, 상기 제 2 측벽(26) 양측의 반도체 기판(21)내에 상기 제 1 불순물층(24)과 접하는 제 2 불순물층(30)을 형성한다.
이어 구조 전면에 열처리를 실시하여 상기 제 1, 2 불순물층(24,30)을 확산시키어 소자를 완성한다.
이와 같이 열처리 후 상기 제 2 전도층(29)은 게이트 전극으로 이용되며, 상기 제 2 불순물층(30)은 LDD 영역으로 이용되고, 상기 제 1 불순물층(24)은 소오스 /드레인 영역으로 이용된다.
그리고 상기 제 2 측벽(26)은 게이트 전극으로 이용되는 상기 제 2 전도층 (29)과 제 2 불순물층(24)을 격리시키는 역할을 하므로 종래기술과 달리 제 2 불순물층(24)이 제 2 전도층(29)와 오버랩되지 않는다.
그리고 상기 제 2 전도층(29)와 제 1 불순물층(24)이 상기 제 2 측벽(26)에 의해 일정 거리를 두고 형성되므로, 게이트 전극과 소오스/드레인 영역이 가까울 때 발생되는 GIDL을 방지할 수 있다.
또한 상기 절연막(27)은 게이트 산화막으로 이용되므로 상기 절연막(27) 하측에 채널이 형성된다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극이 반도체 기판의 일정 깊이로 형성된 홈내에 형성되므로, 후공정시 평탄화 특성을 향상시킨다.
둘째, 게이트 전극과 소오스/드레인 영역이 일정 폭 격리되어 형성되기 때문에 숏 채널 효과를 저하시킬 수 있다.
셋째, 게이트 전극과 소오스/드레인 영역이 오버랩되지 않으므로 GIDL특성을 개선할 수 있는 효과가 있다.
도 1 은 종래기술의 반도체 소자의 구조 단면도
도 2a 내지 도 2b는 종래기술의 반도체 소자의 제조 공정 단면도
도 3 은 본 발명의 실시예에 따른 반도체 소자의 구조 단면도
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 제 1 전도층
23 : 제 1 측벽 24 : 제 1 불순물층
25 : 감광막 26 : 제 2 측벽
27 : 절연막 28 : 폴리실리콘
29 : 제 2 전도층 30 : 제 2 불순물층
Claims (9)
- 반도체 기판을 선택적으로 식각하여 형성된 홈의 양측벽에 접하고 상기 반도체 기판의 표면 위로 노출된 측벽,상기 측벽에 접하고 상기 홈의 표면상에 형성된 절연막,상기 절연막상에 형성되며 상기 측벽에 접하여 상기 측벽과 동일 높이로 형성된 전도층,상기 측벽 양측의 반도체 기판 표면내에 상기 측벽과 일정 폭 거리를 두고 형성된 제 1 불순물층,상기 제 1 불순물층에 접하여 상기 측벽 하측의 반도체 기판 표면내에 형성된 제 2 불순물층을 포함하여 이루어짐을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 전도층은 폴리실리콘을 포함한 물질인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 2 불순물층은 상기 홈의 깊이와 동일하게 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 측벽은 상기 제 2 불순물층과 전도층이 격리되도록 일정 폭을 갖고 형성됨을 특징으로 하는 반도체 소자.
- 반도체 기판상에 제 1 전도층을 형성하는 공정,상기 제 1 전도층의 양측면에 접하는 제 1 측벽을 형성하는 공정,상기 제 1 측벽을 포함한 제 1 전도층을 마스크로 이용한 고농도 불순물 이온을 주입하여 상기 제 1 측벽 하측의 반도체 기판 내에 제 1 불순물층을 형성하는 공정,상기 제 1 전도층상에 마스크층을 형성하는 공정,상기 마스크층을 이용하여 상기 제 1 전도층을 제거하고 상기 반도체 기판을 일정 깊이로 식각하여 홈을 형성하는 공정,상기 홈을 포함한 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 측벽 및 제 1 측벽에 접하는 제 2 측벽을 형성하는 공정,상기 홈의 표면상에 상기 제 2 측벽과 접하는 절연막을 형성하는 공정,상기 절연막 표면상에 상기 제 2 측벽과 접하는 제 2 전도층을 형성하는 공정,상기 제 1 측벽과 반도체 기판 표면의 절연막을 제거하고 상기 제 2 전도층의 높이와 동일하도록 상기 제 2 측벽을 선택적으로 제거하는 공정,상기 제 2 측벽을 포함한 제 2 전도층을 마스크로 이용한 불순물 이온 주입으로 상기 제 2 측벽 하측의 반도체 기판 표면내에 제 2 불순물층을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 전도층은 폴리실리콘을 포함한 물질을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 불순물층은 상기 제 1 불순물층과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 마스크층은 상기 제 1 전도층의 너비보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 2 측벽은 상기 제 2 전도층과 제 2 불순물층이 격리되도록 일정 폭으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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