KR100469373B1 - 고전압 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 항복전압 및 전류 구동 능력을 향상시키기 위한 고전압 소자 및 그의 제조방법에 관한 것으로서, 기판 표면내에 형성되는 제 1 도전형 웰과, 상기 제 1 도전형 웰의 일영역에서 제 1 깊이로 형성되는 제 2 도전형 저농도의 불순물 영역과 상기 저농도 불순물 영역이 형성된 상기 제 1 도전형 웰의 일영역에서 상기 제 1 깊이보다 큰 제 2 깊이로 형성되는 제 2 도전형 고농도 불순물 영역으로 구성되는 2 도전형 드리프트 영역과, 상기 기판의 전면에 형성되는 게이트 절연막과, 상기 제 2 도전형 드리프트 영역 일측의 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 제 1 도전형 웰의 소정영역에 형성되는 소오스 영역과, 상기 고농도의 제 2 도전형 드리프트 영역에 형성되는 드레인 영역과, 상기 기판의 전면에 형성되는 절연막과, 상기 소오스 영역 및 드레인 영역의 표면이 소정부분 노출되도록 형성되는 콘택홀과, 상기 콘택홀과 그에 인접한 절연막상에 형성되는 소오스 콘택 및 드레인 콘택과, 상기 게이트 전극의 에지부의 절연막상에 형성되는 금속 필드 플레이트를 포함하여 구성된다.
Description
본 발명은 고전압 소자(High Voltage Device)에 관한 것으로 특히, 항복 전압(Break down Voltage) 및 전류 구동 능력을 향상시키는데 적합한 고전압 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 고전압 소자는 높은 전압(High Voltage)을 유지하기 위해 저농도 도프트 영역을 형성하는데, 상기 영역을 드리프트 영역(drift region)이라고 한다.
이와 같은 구조를 갖는 소자를 일반적으로 REFURE(Reduced Surface Field) 소자라고 한다.
상기 REFURE 소자의 경우 드리프트 영역이 고밀도의 드레인 영역을 충분히 감싸고 있기 때문에 드레인에 고전압이 인가되었을 때 고농도 드레인 영역까지 공핍층이 확대되지 않도록 하는 것과 필드 에지(field edge) 및 게이트 에지에서의 항복(Break down) 전압 및 스냅-백(snap-back) 전압을 증가시키는 것이 주요 이슈(Issue)가 되고있다.
그리고, 상기 드리프트 영역의 농도와 접합 깊이 및 길이에 따라 소자에 인가될 수 있는 최대 전압 즉, 항복 전압이 결정되므로, 높은 항복 전압을 유지하기 위해서는 이 영역의 농도를 낮추고 길이를 길게 형성해야 하는데, 이로 인하여 상기 드리프트 영역의 저항이 감소되어 전류 구동 능력이 저하되는 요인이 되고 있다.
이하, 첨부된 도면을 참조하여 종래의 고전압 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1은 종래 고전압 소자의 단면도이고, 도 2a 내지 도 2d는 종래 고전압 소자의 제조공정 단면도이다.
종래 기술에 따른 고전압 소자는 도 1에 도시된 바와 같이, 기판(11) 의 표면내에 저농도 p형 불순물 이온이 주입되어 형성되는 p 웰(12)과, 상기 p 웰(12)이 형성된 상기 기판(11)의 일영역에 소정 깊이로 형성되는 N 드리프트 영역(13)과, 상기 기판(11)의 일정영역에 저전압 소자(도시하지 않았음)의 격리용으로 형성되는 필드 산화막(14)과, 상기 기판(11)의 전면에 형성되는 게이트 산화막(15)과, 상기 N 드리프트 영역(13) 일측의 상기 게이트 산화막(15)상에 형성되는 게이트 전극(16)과, 상기 게이트 전극(16)의 일측과 상기 필드 산화막(14)의 일측 사이의 상기 p 웰(12)에 형성되는 소오스 영역(17)과, 상기 게이트 전극(16)의 타측의 상기 N 드리프트 영역(13)에 형성되는 드레인 영역(18)과, 상기 필드 산화막(14)의 타측의 상기 p 웰(12)에 형성되는 P+바디 영역(19)과, 상기 게이트 전극(16)을 포함한 상기 기판(11)의 전면에 형성되는 BPSG막(20)과, 상기 소오스 영역(17) 및 드레인 영역(18)에 콘택홀을 통해 전기적으로 연결되는 소오스 콘택(21) 및 드레인 콘택(22)과, 상기 P+바디 영역(19)에 콘택홀을 통해 전기적으로 연결되는 바디 콘택(23)과, 상기 게이트 전극(16)의 에지(edge)에서 전계(electric field)가 발생되는 것을 방지하기 위해 상기 게이트 전극(16) 상부의 상기 BPSG막(20)상에 형성되는 금속 필드 플레이트(metal field plate)(24)를 포함하여 구성된다.
여기에서 상기 N 드리프트 영역(13)은 그 형성영역 전체에서 균일한 농도를 갖는다.
그리고, 도시하지는 않았지만 상기 금속 필드 플레이트(24)는 소자의 외부에서 게이트 전극(16)에 묶여있다.
상기한 종래 고전압 소자의 제조방법은 도 2a에 도시된 바와 같이 기판(11)의 전면에 저농도 p형 불순물 이온을 주입하여 기판(11)의 표면내에 p 웰(12)을 형성한다.
그리고, 높은 항복전압을 만들기 위하여 상기 p웰(12)의 일영역에 n형 불순물 이온을 선택적으로 주입한 후에 이를 확산시키어 N 드리프트 영역(13)을 형성한다.
즉, 상기 기판(11)의 일영역을 노출시키는 마스크를 이용하여 n형 불순물 이온을 주입하고 이를 확산시키어 그 형성영역 전체에서 균일한 농도를 갖는 N 드리프트 영역(13)을 형성하는 것이다.
이어, 상기 p 웰(12)이 형성된 상기 기판(11)의 일영역과, 상기 N 드리프트 영역(13)과 p 웰(12)의 계면을 포함하는 상기 기판(11)에 저전압 소자용 격리를 위하여 LOCOS 공정을 통해 필드 산화막(14)을 형성한다.
그리고, 도 2b에 도시된 바와 같이 상기 기판(11)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(15)을 형성하고, 상기 게이트 산화막(15)상에 폴리 실리콘층을 증착한 후, 포토 및 식각 공정을 통해 상기 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(16)을 형성한다.
그리고, 상기 기판(11)의 일정영역을 노출시키는 마스크를 이용하여 소오스/드레인용 불순물 이온을 주입하여 도 2c에 도시된 바와 같이 p 웰(12)의 일영역과 N 드리프트 영역(13)의 일영역에 소오스 영역(17)과 드레인 영역(18)을 형성하고, 상기 p 웰(12)의 일영역을 노출시키는 마스크를 이용하여 고농도 p형 불순물 이온을 주입하여 P+바디 영역(19)을 형성한다.
그리고, 도 2d에 도시된 바와 같이 상기 게이트 전극(16)을 포함한 상기 기판(11)의 전면에 BPSG막(20)을 형성하고, 상기 소오스 영역(17) 및 드레인 영역(18)과 P+바디 영역(19)의 소정부분이 노출되도록 상기 BPSG막(20) 및 그 하부의 게이트 산화막(15)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 기판(11)의 전면에 금속막을 증착하고, 포토 및 식각 공정으로 상기 소오스 영역(17)과 드레인 영역(18) 그리고 P+바디 영역(19)에 전기적으로 연결되는 소오스 콘택(21)과 드레인 콘택(22) 그리고 바디 콘택(23)을형성하고 동시에 상기 게이트 전극(16)의 에지에서 전계가 발생하는 것을 방지하기 위해 상기 게이트 전극(12) 에지부의 상기 BPSG막(20)상에 금속 필드 플레이트(metal field plate)를 형성하여 종래의 고전압 소자를 완성한다.
그러나, 상기와 같은 종래의 고전압 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 드리프트 영역이 전체적으로 균일한 농도로 형성되고 상기 게이트 에지 부분에서의 항복 현상을 막기 위해서 상기 드리프트 영역의 농도를 낮게 유지해야 하므로 이 영역의 저항이 감소됨에 따라서 전류 구동 능력이 저하된다.
둘째, 높은 항복 전압을 얻기 위해서는 드리프트 영역의 길이를 길게 형성해야 하는데 드리프트 영역의 길이가 증가되면 전류의 구동 능력을 저하된다.
셋째, 높은 항복 전압을 얻기 위해서 드리프트 영역을 길게 형성하므로서 소자의 사이즈가 증가되므로 이를 적용하는 칩의 집적도가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 항복 전압(Break down Voltage) 및 전류 구동 능력을 향상시키는데 적합한 고전압 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 고전압 소자의 단면도
도 2a 내지 도 2d는 종래 고전압 소자의 제조공정 단면도
도 3은 본 발명에 따른 고전압 소자의 단면도
도 4a 내지 도 4d는 본 발명에 따른 고전압 소자의 제조공정 단면도
도 5a 내지 도 5c는 본 발명의 제 1 실시예에 따른 드리프트 영역을 형성하기 위한 제조공정 단면도
도 6a 내지 도 6b는 본 발명의 제 2 실시예에 따른 드리프트 영역을 형성하기 위한 제조공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 기판 32 : p 웰
33 : N 드리프트 영역 34 : 필드 산화막
35 : 게이트 산화막 36 : 게이트 전극
37 : 소오스 영역 38 : 드레인 영역
39 : P+바디 영역 40 : BPSG막
41 : 소오스 콘택 42 : 드레인 콘택
43 : 바디 콘택 44 : 금속 필드 플레이트
45 : 제 1 감광막 46 : 제 2 감광막
47 : 제 3 감광막
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 소자는 기판 표면내에 형성되는 제 1 도전형 웰과, 상기 제 1 도전형 웰의 일영역에서 제 1 깊이로 형성되는 제 2 도전형 저농도의 불순물 영역과 상기 저농도 불순물 영역이 형성된 상기제 1 도전형 웰의 일영역에서 상기 제 1 깊이보다 큰 제 2 깊이로 형성되는 제 2 도전형 고농도 불순물 영역으로 구성되는 2 도전형 드리프트 영역과, 상기 기판의 전면에 형성되는 게이트 절연막과, 상기 제 2 도전형 드리프트 영역 일측의 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 제 1 도전형 웰의 소정영역에 형성되는 소오스 영역과, 상기 고농도의 제 2 도전형 드리프트 영역에 형성되는 드레인 영역과, 상기 기판의 전면에 형성되는 절연막과, 상기 소오스 영역 및 드레인 영역의 표면이 소정부분 노출되도록 형성되는 콘택홀과, 상기 콘택홀과 그에 인접한 절연막상에 형성되는 소오스 콘택 및 드레인 콘택과, 상기 게이트 전극의 에지부의 절연막상에 형성되는 금속 필드 플레이트를 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성되는 본 발명의 고전압 소자의 제조방법은 기판의 표면내에 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰의 일정영역에서 제 1 깊이로 형성되는 제 2 도전형 저농도 불순물 영역과 상기 제 2 도전형 저농도 불순물 영역이 형성된 상기 제 1 도전형 웰의 일영역에 제 1 깊이보다 큰 제 2 깊이로 형성되는 제 2 도전형 고농도 불순물 영역으로 구성되는 제 2 도전형 드리프트 영역을 형성하는 단계와, 상기 기판의 전면에 게이트 절연막을 증착하는 단계와, 상기 게이트 절연막상에 폴리 실리콘을 증착하고 이를 선택적으로 제거하여 제 2 도전형 드리프트 영역 일측의 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 제 1 도전형 웰의 소정영역과 상기 고농도의 제 2 도전형 드리프트 영역의 소정부분을 노출시키는 마스크를 이용한 제 2 도전형 불순물 이온의 주입으로 소오스영역 및 드레인 영역을 형성하는 단계와, 상기 기판의 전면에 절연막을 형성하는 단계와, 상기 소오스 영역 및 드레인 영역이 소정부분 노출되도록 상기 절연막 및 게이트 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 상기 절연막상에 소오스 콘택 및 드레인 콘택을 형성하는 동시에 상기 게이트 전극 에지부의 절연막상에 금속 필드 플레이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 고전압 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 고전압 소자의 구조를 나타낸 단면도이고, 도 4a 내지 도 4d는 본 발명에 따른 고전압 소자의 제조공정 단면도이고, 도 5a 내지 도 5c는 본 발명의 드리프트 영역을 형성하기 위한 제 1 방법을 나타낸 공정 단면도이고, 도 6a 내지 도 6d는 본 발명의 드리프트 영역을 형성하기 위한 제 2 방법을 나타낸 공정 단면도이다.
우선, 본 발명에 따른 고전압 소자는 도 3에 도시된 바와 같이, 기판(31)의 표면내에 저농도 p형 불순물 이온이 주입되어 형성되는 p 웰(32)과, 상기 p 웰(32)이 형성된 상기 기판(31)의 표면내에 형성되는 저농도의 n형 불순물층과 상기 저농도 n형 불순물층이 형성된 상기 기판(31)의 일영역에서 상기 저농도 n형 불순물층보다 더 깊게 형성되는 고농도 n형 불순물층으로 구성되는 N 드리프트 영역(33)과, 상기 기판(31)의 일정영역에 저전압 소자(도시하지 않았음)의 격리용으로 형성된 필드 산화막(34)과, 상기 기판(31)의 표면에 형성된 게이트 산화막(35)과, 상기 N드리프트 영역(33)의 일측의 상기 게이트 산화막(35)상에 형성되는 게이트 전극(36)과, 상기 게이트 전극(36)의 일측과 상기 필드 산화막(34)의 일측 사이의 상기 p 웰(32)에 형성되는 소오스 영역(37)과, 상기 게이트 전극(36) 타측의 상기 고농도의 상기 N 드리프트 영역(33)에 형성되는 드레인 영역(38)과, 상기 필드 산화막(34) 타측의 상기 p 웰(32)에 형성되는 P+바디 영역(39)과, 상기 게이트 전극(36)을 포함한 상기 기판(31)의 전면에 형성되는 BPSG막(40)과, 상기 소오스 영역(37) 및 드레인 영역(38)에 콘택홀을 통해 전기적으로 연결되는 소오스 콘택(41) 및 드레인 콘택(42)과, 상기 P+바디 영역(39)과 콘택홀을 통해 전기적으로 연결되는 바디 콘택(43)과, 상기 게이트 전극(36)의 에지(edge)에서 전계(electric field)가 발생되는 것을 방지하기 위해 상기 BPSG막(40)상에 형성되는 금속 필드 플레이트(metal field plate)(44)를 포함하여 구성된다.
상기한 종래 고전압 소자의 제조방법은 도 4a에 도시된 바와 같이 기판(31)의 전면에 저농도 p형 불순물 이온을 주입하여 기판(31)의 표면내에 p 웰(32)을 형성한다.
그리고, 높은 항복전압을 만드는 동시에 전류 구동 능력을 향상시키기 위하여 상기 p 웰(32)에 n형 불순물 이온을 주입하여 소정영역에서는 고농도로 깊게 형성하고 그에 인접한 영역에서는 저농도로 얕게 N 드리프트 영역(33)을 형성한다.
여기에서, 상기 N 드리프트 영역(33)은 도 5a 내지 도 5c에 도시된 바와 같이 상이한 패턴을 갖는 두개의 마스크를 이용하여 저농도 n형 불순물 이온과 고농도 n형 불순물 이온을 차례로 주입한 후에 이를 확산시키어 형성하는 제 1 방법과, 도 6a 및 도 6b에 도시된 바와 같이 일정영역에서는 상기 기판(31)을 완전히 노출시키고 그 주변 영역에서는 상기 기판(31)을 슬릿 형태로 노출시키는 마스크를 이용하여 일정 농도의 불순물 이온을 주입한 후에, 이를 확산시키어 형성하는 제 2 방법 중 어느 하나를 이용하여 형성할 수 있다.
보다 구체적으로 상기 N 드리프트 영역(33)의 형성방법을 설명하면 다음과 같다.
상기 제 1 방법에 따른 N 드리프트 영역(33)의 형성방법은 도 5a에 도시된 바와 같이, 상기 기판(31)에 제 1 감광막(45)을 도포하고 노광 및 현상 공정으로 상기 p 웰(32)이 형성된 상기 기판(31)의 일부분이 노출되도록 상기 제 1 감광막(45)을 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(45)을 마스크로 이용하여 상기 기판(31)에 저농도 n형 불순물 이온을 주입한 후에 상기 제 1 감광막(45)을 제거한다.
그리고, 도 5b에 도시된 바와 같이 상기 기판(31)의 전면에 제 2 감광막(46)을 도포하고 노광 및 현상 공정으로 상기 저농도 n형 불순물 이온이 주입된 상기 기판(31)의 일부분이 노출되도록 상기 제 2 감광막(46)을 패터닝한 후에 상기 제 2 감광막(46)을 마스크로 이용하여 상기 기판(31)에 고농도 n형 불순물 이온을 주입하고, 상기 제 2 감광막(46)을 제거한다.
이어, 도 5c에 도시된 바와 같이 확산 공정으로 상기 고농도 및 저농도 n형 불순물 이온을 상기 p 웰(32)이 형성된 상기 기판(31)으로 확산시키어 저농도 n형불순물 이온이 주입된 기판(31)에서는 제 1 깊이를 갖고, 고농도 n형 불순물 이온이 주입된 기판(31)에서는 제 1 깊이보다 큰 제 2 깊이를 갖는 N 드리프트 영역(33)을 형성한다.
그리고, 제 2 방법에 따른 N 드리프트 영역(33)은 도 6a에 도시된 바와 같이 p 웰(32)이 형성된 상기 기판(31)에 제 3 감광막(47)을 도포한 후에 노광 및 현상공정으로 상기 제 3 감광막(47)을 패터닝한다.
이때, 상기 제 3 감광막(47)은 상기 기판(31)의 일영역은 완전히 노출시키고 그에 인접한 기판(31)은 슬릿(Slot) 형태로 노출되도록 패터닝한다.
이어, 상기 노출된 기판(31)에 일정한 농도의 n형 불순물 이온을 주입하고 도 6b에 도시된 바와 같이 확산 공정으로 상기 n형 불순물 이온을 상기 p 웰(32)이 형성된 상기 기판(31)의 내부로 확산시키어 상기 제 3 감광막(47)으로 슬릿 형태로 노출된 상기 기판(31)에서는 제 1 깊이를 갖고, 상기 제 3 감광막(47)에 의하여 완전히 노출된 상기 기판(31)에서는 제 1 깊이보다 큰 제 2 깊이를 갖는 N 드리프트 영역(33)을 형성한다.
그리고, 상기 p 웰(32)이 형성된 기판(31)의 일영역 및 상기 N 드리프트 영역(33)과 p 웰(32)의 계면을 포함하는 상기 기판(31)에 저전압 소자용 격리를 위해 LOCOS 공정으로 필드 산화막(34)을 형성한다.
그리고, 도 4b에 도시된 바와 같이 상기 기판(31)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(35)을 형성하고, 상기 게이트 산화막(35)상에 폴리 실리콘층을 형성한 후, 포토 및 식각 공정을 통하여 상기 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(36)을 형성한다.
그리고, 상기 기판(31)을 선택적으로 노출시키는 마스크를 이용하여 상기 기판(31)에 소오스/드레인용 불순물 이온을 주입하여 도 4c에 도시된 바와 같이 p 웰(32)의 일영역과 고농도의 상기 N 드리프트 영역(33)에 각각 소오스 영역(37)과 드레인 영역(38)을 형성하고, 상기 p 웰(32)의 일영역을 노출시키는 마스크를 이용하여 고농도 p형 이온을 주입하여 P+바디 영역(39)을 형성한다.
여기에서 주목해야할 사항은 상기 드레인 영역(38)을 상기 N 드리프트 영역(33) 중에서 제 2 깊이로 형성된 고농도의 영역에 형성한다는 점이다.
그리고, 도 4d에 도시된 바와 같이 상기 게이트 전극(36)을 포함한 상기 기판(31)의 전면에 BPSG막(40)을 형성하고, 상기 소오스 영역(37) 및 드레인 영역(38)과 P+바디 영역(39)의 소정부분이 노출되도록 상기 BPSG막(40) 및 그 하부 게이트 산화막(35)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 기판(31)의 전면에 금속막을 증착하고, 포토 및 식각 공정으로 상기 소오스 영역(37)과 드레인 영역(38) 그리고 P+바디 영역(39)에 전기적으로 연결되는 소오스 콘택(41)과 드레인 콘택(42) 그리고 바디 콘택(43)을 형성하는 동시에 상기 게이트 전극(36)의 에지에서 전계가 발생하는 것을 방지하기 위하여 상기 게이트 전극(36) 에지부의 상기 BPSG막(40)상에 금속 필드 플레이트(metal field plate)를 형성하여 본 발명에 따른 고전압 소자를 완성한다.
상기와 같은 본 발명의 고전압 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 에지 부분에 충분히 낮은 농도의 드리프트 영역을 형성할 수 있으므로 항복 전압을 향상시킬 수 있다.
둘째, 드레인 콘택 부분에 충분히 높은 농도의 드리프트 영역을 형성할 수 있으므로 소자의 스냅 백(Snap-back) 특성을 향상시킬 수 있다.
셋째, 상기 드레인 콘택 부분의 드리프트 영역의 농도를 높게 유지하면서 상기 게이트 에지 부분의 드리프트 영역의 농도를 충분히 낮게 유지할 수 있어 항복 전압을 효과적으로 낮출 수 있으므로 상기 드리프트 영역을 길게 형성하지 않아도 되므로 소자의 집적도를 향상시킬 수 있다.
Claims (4)
- 기판 표면내에 형성되는 제 1 도전형 웰과;상기 제 1 도전형 웰의 일영역에서 제 1 깊이로 형성되는 제 2 도전형 저농도의 불순물 영역과 상기 저농도 불순물 영역이 형성된 상기 제 1 도전형 웰의 일영역에서 상기 제 1 깊이보다 큰 제 2 깊이로 형성되는 제 2 도전형 고농도 불순물 영역으로 구성되는 2 도전형 드리프트 영역과;상기 기판의 전면에 형성되는 게이트 절연막과;상기 제 2 도전형 드리프트 영역 일측의 상기 게이트 절연막상에 형성되는 게이트 전극과;상기 제 1 도전형 웰의 소정영역에 형성되는 소오스 영역과;상기 고농도의 제 2 도전형 드리프트 영역에 형성되는 드레인 영역과;상기 기판의 전면에 형성되는 절연막과;상기 소오스 영역 및 드레인 영역의 표면이 소정부분 노출되도록 형성되는 콘택홀과;상기 콘택홀과 그에 인접한 절연막상에 형성되는 소오스 콘택 및 드레인 콘택과;상기 게이트 전극의 에지부의 절연막상에 형성되는 금속 필드 플레이트를 포함하여 구성됨을 특징으로 하는 고전압 소자.
- 기판의 표면내에 제 1 도전형 웰을 형성하는 단계;상기 제 1 도전형 웰의 일정영역에서 제 1 깊이로 형성되는 제 2 도전형 저농도 불순물 영역과 상기 제 2 도전형 저농도 불순물 영역이 형성된 상기 제 1 도전형 웰의 일영역에 제 1 깊이보다 큰 제 2 깊이로 형성되는 제 2 도전형 고농도 불순물 영역으로 구성되는 제 2 도전형 드리프트 영역을 형성하는 단계;상기 기판의 전면에 게이트 절연막을 증착하는 단계;상기 게이트 절연막상에 폴리 실리콘을 증착하고 이를 선택적으로 제거하여 제 2 도전형 드리프트 영역 일측의 상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 제 1 도전형 웰의 소정영역과 상기 고농도의 제 2 도전형 드리프트 영역의 소정부분을 노출시키는 마스크를 이용한 제 2 도전형 불순물 이온의 주입으로 소오스 영역 및 드레인 영역을 형성하는 단계;상기 기판의 전면에 절연막을 형성하는 단계;상기 소오스 영역 및 드레인 영역이 소정부분 노출되도록 상기 절연막 및 게이트 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 및 그에 인접한 상기 절연막상에 소오스 콘택 및 드레인 콘택을 형성하는 동시에 상기 게이트 전극 에지부의 절연막상에 금속 필드 플레이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 2 도전형 드리프트 영역은 상기 제 1 도전형 웰의 일영역을 노출시키는 제 1 마스크를 이용하여 저농도의 제 2 도전형 불순물 이온을 주입하고, 상기 저농도 제 2 도전형 불순물 이온이 주입된 상기 제 1 도전형 웰의 일영역을 노출시키는 제 2 마스크를 이용하여 고농도의 제 2 도전형 불순물 이온을 주입한 후에 상기 저농도 및 고농도의 제 2 도전형 불순물 이온을 확산시키어 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 2항에 있어서, 상기 제 2 도전형 드리프트 영역은 상기 제 1 도전형 웰의 일영역은 전부 노출시키고 그에 인접한 영역은 슬릿 형태로 노출시키는 마스크를 이용하여 일정한 농도의 제 2 도전형 불순물 이온을 주입한 후에 이를 확산시키어 형성함을 특징으로 하는 고전압 소자의 제조방법.
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Families Citing this family (2)
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| KR100690173B1 (ko) * | 2005-03-08 | 2007-03-08 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| KR101267889B1 (ko) * | 2005-04-12 | 2013-11-27 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204476A (ja) * | 1993-01-06 | 1994-07-22 | Sharp Corp | 半導体装置 |
| KR19990017694A (ko) * | 1997-08-25 | 1999-03-15 | 권오경 | 고전압 트랜지스터의 구조 및 제조 방법 |
| KR19990029186A (ko) * | 1997-09-18 | 1999-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 |
| KR19990058453A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 고전압 반도체 소자 및 그의 제조방법 |
| JP2000022142A (ja) * | 1998-06-29 | 2000-01-21 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
-
2000
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204476A (ja) * | 1993-01-06 | 1994-07-22 | Sharp Corp | 半導体装置 |
| KR19990017694A (ko) * | 1997-08-25 | 1999-03-15 | 권오경 | 고전압 트랜지스터의 구조 및 제조 방법 |
| KR19990029186A (ko) * | 1997-09-18 | 1999-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 |
| KR19990058453A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 고전압 반도체 소자 및 그의 제조방법 |
| JP2000022142A (ja) * | 1998-06-29 | 2000-01-21 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101381038B1 (ko) * | 2011-11-30 | 2014-04-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 전력 ｍｏｓｆｅｔ 및 그 형성 방법 |
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