KR0180135B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조시 N형 불순물 영역과 P형 불순물 영역을 갖는 폴리실리콘층 상에 실리사이드층을 형성하는 방법에 있어서, 반도체기판(11)에 소자분리층 및 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하기 위한 게이트 절연층, 드레인영역, 소스영역을 형성하는 제1단계; 전체구조 상부에 폴리실리콘층(15)을 형성한 후, 상기 폴리실리콘층의 예정된 영역에 소정의 제1불순물을 도핑하는 제2단계; 상기 폴리실리콘층 중 제1불순물이 도핑된 영역과 그렇지 않은 영역과의 경계부위에 트랜치를 형성하는 제3단계; 상기 폴리실리콘층 중 제1불순물이 도핑되지 않은 영역에 상기 제1불순물과 다른형의 제2불순물을 도핑하는 제4단계; 전체 구조의 상부에 불순물 확산 방지층(19)을 형성하는 제5단계; 및 전체구조 상부에 실리사이드층(20)을 형성하는 제6단계를 포함하는 것을 특징으로 하며, 실리사이드층을 통하여 불순물이 확산되는 것을 방지할 수 있어 소자의 전기적 특성을 향상시키는 특유의 효과가 있는 실리사이드층 형성방법에 관한 것이다.

Description

반도체 소자 제조 방법
제1도는 종래 기술에 따른 CMOS 트랜지스터 제조 공정 단면도.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 CMOS 트랜지스터 제조 공정 단면도.
제3a도 내지 제3f도는 본 발명의 다른 실시예에 따른 CMOS 트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 실리콘 기판 12,32 : N웰
14,35 : 게이트 산화막 15,36 : 폴리실리콘막
19,40 : TiN막 20,41 : 실리사이드
본 발명은 반도체 소자제조 분야에 관한 것으로, 특히 CMOS 트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서, n형 폴리실리콘막 내의 불순물이 p형 폴리실리콘막 내로 확산되는 것을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
제1도를 참조하여 종래 기술에 따른 CMOS 트랜지스터 제조 방법을 설명한다.
먼저, p형 실리콘 기판(1) 내에 n웰 영역(2)을 형성하고, 필드산화막(3)을 형성한 다음, p형 실리콘 기판(1) 표면에 n형 불순물 도핑 영역(4a)을 형성하고 n웰 표면에 p형 불순물 도핑 영역(4b)을 형성한다. 이어서, 게이트 산화막(5)을 형성한 후, 전체 구조 상에 폴리실리콘막을 형성하고, 폴리실리콘막 내에 선택적으로 이온을 주입하여 n형 폴리실리콘막(6a)과 p형 폴리실리콘막(6b)을 형성한 다음, n형 폴리실리콘막(6a)과 p형 폴리실리콘막(6b) 상에 실리사이드(7)를 형성한다.
전술한 바와 같이 이루어지는 종래 기술은 n형 폴리실리콘막(6a) 내의 불순물이 실리사이드(7)를 통하여 p형 폴리실리콘막(6b)으로 확산되어, p형 폴리실리콘막(6b)의 일부를 오염시키고, 이로 인하여 p형 MOS 트랜지스터의 임계전압(VT)을 변화시키는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명은 p형 폴리실리콘막과 인접하는 n형 폴리실리콘막 내의 불순물이 p형 폴리실리콘막 내로 확산되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 이웃하는 제1도전형 MOS 트랜지스터 및 제2도전형 MOS 트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서, 소자분리막, 게이트 산화막 및 소스 드레인 영역 형성이 완료된 반도체 기판 상에 폴리실리콘막을 형성하는 제1단계; 상기 제1도전형 MOS 트랜지스터 상의 상기 폴리실리콘막 내에 제1도전형의 불순물을 이온주입하는 제2단계; 상기 제2단계에서 불순물이 주입된 폴리실리콘막과 불순물이 주입되지 않은 폴리실리콘막 경계부분의 상기 폴리실리콘막을 선택적으로 식각하여, 상기 소자분리막을 노출시키는 트렌치를 형성하는 제3단계; 상기 제2단계에서 불순물이 주입되지 않은 상기 폴리실리콘막 영역에 제2도전형의 불순물을 이온주입하는 제4단계; 상기 트렌치 내부 및 상기 폴리실리콘막 상에 불순물 확산방지막을 형성하는 제5단계; 및 상기 제5단계가 완료된 전체 구조 상에 실리사이드를 형성하는 제6단계를 포함하는 반도체 소자 제조 방법을 제공한다.
상기 목적을 달성하기 위한 본 발명은, 이웃하는 제1도전형 MOS 트랜지스터 및 제2도전형 MOS 트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서, 소자분리막, 게이트 산화막 및 소스 드레인 영역 형성이 완료된 반도체 기판 상에 폴리실리콘막을 형성하는 제1단계; 상기 제1도전형 MOS 트랜지스터 상의 상기 폴리실리콘막 내에 제1도전형의 불순물을 이온주입하는 제2단계; 상기 제2단계에서 불순물이 주입되지 않은 상기 폴리실리콘막 영역에 제2도전형의 불순물을 이온주입하는 제3단계; 상기 제1도전형의 불순물이 준비된 폴리실리콘막과 상기 제2도전형의 불순물이 주입되지 않은 폴리실리콘막 경계 부분의 상기 폴리실리콘막을 선택적으로 식각하여, 상기 소자분리막을 노출시키는 트렌치를 형성하는 제4단계; 상기 트렌치 내부 및 상기 폴리실리콘막 상에 불순물 확산방지막을 형성하는 제5단계; 및 상기 제5단계가 완료된 전체 구조 상에 실리사이드를 형성하는 제6단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제2a도 내지 제2e도 및 제3a도 내지 제3f도를 참조하여 설명한다.
먼저, 제2a도 내지 제2e도를 참조하여 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 설명한다.
먼저, 제2a도에 도시한 바와 같이 p형 실리콘 기판(11) 내에 이온주입법으로 n웰 영역(12)을 형성하고, 필드산화막(13)을 형성한 후, 게이트 산화막(14) 및 폴리실리콘막(15)을 형성한다. 이때 게이트 산화막(14)은 100 Å 내지 200 Å 두께로 형성하고, 폴리실리콘막은 1500 Å 내지 2500 Å 두께로 형성한다. 한편, 게이트 산화막(14) 형성 전 후에 MOS 트랜지스터의 드레인 및 소스가 되는 n형 불순물 영역 및 p형 불순물 영역(도시하지 않음)을 이온주입법으로 형성한다.
다음으로, 제2b도에 도시한 바와 같이 p형 MOS 트랜지스터 영역 상에 제1감광막 패턴(16)을 1.1μm 내지 1.3μm 두께로 형성하고, n형 불순물인 비소(As) 이온을 20KeV 내지 50KeV, 1×1012원자/㎠ 내지 1×1016원자/㎠의 조건으로 노출된 폴리실리콘막(15) 내에 주입하여 n형 폴리실리콘막(15a)을 형성한다.
다음으로, 제2c도에 도시한 바와 같이 스컴(scum)의 발생을 방지하기 위하여, 산소(O2) 가스 플라즈마를 사용하여 제1감광막 패턴(16) 표면의 300 Å 내지 2500 Å 두께를 제거하고, 제1감광막 패턴(16)과 일정거리 이격된 제2감광막 패턴(17)을 n형 MOS 트랜지스터 영역 상에 형성하여 n형 폴리실리콘막(15a)과 폴리실리콘막(15)의 경계 영역을 노출시킨다.
이어서, 비등방성 과도식각을 실시하여 제1감광막 패턴(16)과 제2감광막 패턴(17) 사이에 노출된 폴리실리콘막을 제거하여 필드산화막(13)과 연결되는 트렌치를 형성한다. 이때, 과도식각으로, 트렌치 하부의 필드산화막(13) 표면이 일정깊이(500 Å 이상)로 식각된다.
다음으로, 제2d도에 도시한 바와 같이 제1 및 제2감광막 패턴(16,17)을 제거하고, 제2감광막 패턴(17)과 동일한 제3감광막 패턴(18)을 형성한다. 이어서, p형 불순물인 보론(B) 또는 BF2이온을 20 KeV 내지 40 KeV, 1×1012원자/㎠ 내지 1×1016원자/㎠의 조건으로 노출된 폴리실리콘막(15) 내에 주입하여 p형 폴리실리콘막(15b)을 형성한다.
다음으로, 제2e도에 도시한 바와 같이 제3감광막 패턴(18)을 제거하고, 전체 구조 상에 불순물 확산방지막인 TiN막(19)을 300 Å 내지 700 Å 두께로 형성하여, n형 폴리실리콘막(15a)과 p형 폴리실리콘막(15b) 경계에 형성된 트렌치를 통하여 TiN막(19)이 필드산화막(13)과 연결되도록 한 후, TiN막(19) 상에 WSi2, TiSi2, TaSi2, MoSi2등으로 2000 Å 내지 3000 Å 두께의 실리사이드(20)를 형성한다. 이어서, 사진식각법으로 실리사이드(20), TiN막(19) 및 폴리실리콘막(15a,15b)을 패터닝하여, 예정된 부위의 필드산화막(13)을 노출시킨다.
전술한 본 발명의 일실시예에서, p형 폴리실리콘막(15b)을 먼저 형성하고, n형 폴리실리콘막(15a)을 형성할 수도 있다. 즉, 제1감광막 패턴(16)과 제3감광막 패턴(18) 형성 순서 및 n형 또는 p형 불순물 이온주입 순서를 바꾸어 실시할 수 있으며, 이 경우 제2감광막 패턴(17)은 제1감광막 패턴(16)과 동일 위치에 형성된다.
다음으로, 제3a도 내지 제3f도를 참조하여 본 발명의 다른 실시예에 따른 CMOS 트랜지스터 제조 방법을 설명한다.
먼저, 제3a도에 도시한 바와 같이 p형 실리콘 기판(31) 내에 이온주입법으로 n웰 영역(32)을 형성하고, 필드산화막(33), n형 불순물 영역(34a), p형 불순물 영역(34b) 및 게이트 산화막(35)을 통상의 방법으로 형성한 후, 전체 구조 상에 1500 Å 내지 2500 Å 두께의 폴리실리콘막(36)을 형성한다.
다음으로, 제3b도에 도시한 바와 같이 p형 MOS 트랜지스터 영역 상에 제1감광막 패턴(37)을 1.1μm 내지 1.3μm 두께로 형성하고, n형 불순물인 비소(As) 이온을 20 KeV 내지 50 KeV, 1×1012원자/㎠ 내지 1×1016원자/㎠의 조건으로 노출된 폴리실리콘막(36) 내에 주입하여 n형 폴리실리콘막(36a)을 형성한다.
다음으로, 제3c도에 도시한 바와 같이 제1감광막 패턴(37)을 제거하고, n형 MOS 트랜지스터 영역 상에 제2감광막 패턴(38)을 형성하고, p형 불순물인 보론(B) 또는 BF2이온을 20 KeV 내지 40 KeV, 1×1012원자/㎠ 내지 1×1016원자/㎠의 조건으로 노출된 폴리실리콘막(36) 내에 주입하여 p형 폴리실리콘막(36b)을 형성한다.
다음으로, 제3d도에 도시한 바와 같이, 산소(O2) 가스 플라즈마를 사용하여 제2감광막 패턴(38) 표면의 300 Å 내지 500 Å 두께를 제거하고, 제2감광막 패턴(38)과 일정거리 이격된 제3감광막 패턴(39)을 p형 MOS 트랜지스터 영역 상에 형성하여, n형 폴리실리콘막(36a)과 p형 폴리실리콘막(36b)의 경계 영역을 노출시킨다.
이어서, 비등방성 과도식각을 실시하여 제2감광막 패턴(38)과 제3감광막 패턴(39) 사이에 노출된 폴리실리콘막을 제거해서 필드산화막(33)과 연결되는 트렌치를 형성한다. 이때, 과도식각으로, 트렌치 하부의 필드산화막(33) 표면이 일정깊이(500 Å 이상)로 식각된다.
다음으로, 제3e도에 도시한 바와 같이 제2 및 제3감광막 패턴(38,39)을 제거하고, 전체 구조 상에 불순물 확산방지막인 TiN막(40)을 300Å 내지 700Å 두께로 형성하고, 사진직각법으로 YiN(40) 및 폴리실리콘막(36a, 36b)을 패터닝해서, 이웃하는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터의 게이트 전극이 연결된 패턴을 형성한다.
다음으로, 제3f도에 도시한 바와 같이 TiN막(40) 및 폴리실리콘막(36a, 36b)을 감싸는 텅스텐막(41)을 선택적 성장법으로 형성한다.
전술한 본 발명의 다른 실시예에서, p형 폴리실리콘막(36b)을 먼저 형성하고, n형 폴리실리콘막(36a)을 형성할 수도 있다. 즉, 제1감광막 패턴(37)과 제2감광막 패턴(38) 형성 순서 및 n형 또는 p형 불순물 이온주입 순서를 바꾸어 실시할 수 있으며, 이 경우 제3감광막 패턴(39)은 제2감광막 패턴(38)과 동일 위치에 형성된다.
또한, 전술한 본 발명의 실시예에서, 불순물 확산방지막인 TiN막은 Ti막으로 형성할 수도 있다.
상기와 같이 이루어지는 본 발명은 n형 폴리실리콘막(15a, 36a) 내의 불순물이 p형 도전형 폴리실리콘막 내로 확산되는 것을 방지할 수 있어 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 이웃하는 제1도전형 MOS 트랜지스터 및 제2도전형 MOS 트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서, 소자분리막, 게이트 산화막 및 소스 드레인 영역 형성이 완료된 반도체 기판상에 폴리실리콘막을 형성하는 제1단계; 상기 제1도전형 MOS 트랜지스터 상의 상기 폴리실리콘막 내에 제1도전형의 불순물을 이온주입하는 제2단계; 상기 제2단계에서 불순물이 주입된 폴리실리콘막과 불순물이 주입되지 않은 폴리실리콘막 경계부분의 상기 폴리실리콘막을 선택적으로 식각하여, 상기 소자분리막을 노출시키는 트렌치를 형성하는 제3단계; 상기 제2단계에서 불순물이 주입되지 않은 상기 폴리실리콘막 영역에 제2도전형의 불순물을 이온주입하는 제4단계; 상기 트렌치 내부 및 상기 폴리실리콘막 상에 불순물 확산방지막을 형성하는 제5단계; 및 상기 제5단계가 완료된 전체 구조 상에 실리사이드를 형성하는 제6단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제2단계는, 상기 제2도전형 MOS 트랜지스터 영역 상에 제1감광막 패턴을 형성하는 단계; 및 상기 제1감광막 패턴을 이온주입마스크로하여, 상기 폴리실리콘막 내에 상기 불순물을 이온주입하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 제3단계는, 상기 제1감광막 패턴 표면의 일부를 제거한 다음, 상기 제1감광막 패턴과 일정거리 이격된 제2감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴과 상기 제2감광막 패턴 사이에 노출된 상기 폴리실리콘막을 선택적으로 식각하여 상기 트렌치를 형성하는 단계; 및 상기 제1감광막 패턴 및 제2감광막 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 상기 제1감광막 패턴과 상기 제2감광막 패턴 사이에 노출된 상기 폴리실리콘막을 비등방성 식각으로 제거하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 비등방성 식각시 과도식각을 실시하여, 상기 트렌치 형성으로 노출된 상기 소자분리막 표면을 적어도 500 Å 제거하는 반도체 소자 제조 방법.
  6. 제3항에 있어서, 상기 제3단계에서, 상기 제1감광막 패턴 표면을 산소(O2) 가스 플라즈마를 사용하여 제거하는 반도체 소자 제조 방법.
  7. 제3항에 있어서, 상기 제4단계는, 상기 제1도전형 MOS 트랜지스터 영역 상에 제3감광막 패턴을 형성하는 단계; 및 상기 제3감광막 패턴을 이온주입마스크로하여, 상기 제2도전형 MOS 트랜지스터 영역의 상기 폴리실리콘막 내에 상기 불순물을 이온주입하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 불순물 확산방지막을 300 Å 내지 700 Å 두께로 형성하는 반도체 소자 제조 방법.
  9. 제1항 또는 제12항에 있어서, 상기 불순물 확산방지막을 TiN막 또는 Ti막으로 형성하는 반도체 소자 제조 방법.
  10. 제1항에 있어서, 상기 실리사이드를 WSi2, TiSi2, TaSi2또는 MoSi2중 어느 하나로 형성하는 반도체 소자 제조 방법.
  11. 이웃하는 제1도전형 MOS 트랜지스터 및 제2도전형 MOS 트랜지스터를 구비하는 반도체 소자 제조 방법에 있어서, 소자분리막, 게이트 산화막 및 소스 드레인 영역 형성이 완료된 반도체 기판상에 폴리실리콘막을 형성하는 제1단계; 상기 제1도전형 MOS 트랜지스터 상의 상기 폴리실리콘막 내에 제1도전형의 불순물을 이온주입하는 제2단계; 상기 제2단계에서 불순물이 주입되지 않은 상기 폴리실리콘막 영역에 제2도전형의 불순물을 이온주입하는 제3단계; 상기 제1도전형의 불순물이 주입된 폴리실리콘막과 상기 제2도전형의 불순물이 주입되지 않은 폴리실리콘막 경계 부분의 상기 폴리실리콘막을 선택적으로 식각하여, 상기 소자분리막을 노출시키는 트렌치를 형성하는 제4단계; 상기 트렌치 내부 및 상기 폴리실리콘막 상에 불순물 확산방지막을 형성하는 제5단계; 및 상기 제5단계가 완료된 전체 구조 상에 실리사이드를 형성하는 제6단계를 포함하는 반도체 소자 제조 방법.
  12. 제11항에 있어서, 상기 제2단계는, 상기 제2도전형 MOS 트랜지스터 영역 상에 제1감광막 패턴을 형성하는 단계; 및 상기 제1감광막 패턴을 이온주입마스크로하여, 상기 폴리실리콘막 내에 상기 불순물을 이온주입하는 단계를 포함하는 반도체 소자 제조 방법.
  13. 제12항에 있어서, 상기 제3단계는, 상기 제1감광막 패턴을 제거하는 단계; 상기 제1도전형 MOS 트랜지스터 영역 상에 제2감광막 패턴을 형성하는 단계; 및 상기 제2감광막 패턴을 이온주입마스크로하여, 상기 제2도전형 MOS 트랜지스터 영역의 상기 폴리실리콘막 내에 상기 불순물을 이온주입하는 단계를 포함하는 반도체 소자 제조 방법.
  14. 제13항에 있어서, 상기 제4단계는, 상기 제2감광막 패턴 표면의 일부를 제거한 다음, 상기 제2감광막 패턴과 일정거리 이격된 제3감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴과 상기 제3감광막 패턴 사이에 노출된 상기 폴리실리콘막을 선택적으로 식각하여 상기 트렌치를 형성하는 단계; 및 상기 제2감광막 패턴 및 제3감광막 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  15. 제14항에 있어서, 상기 제2감광막 패턴과 상기 제3감광막 패턴 사이에 노출된 상기 폴리실리콘막을 비등방성 식각으로 제거하는 반도체 소자 제조 방법.
  16. 제15항에 있어서, 상기 비등방성 식각시 과도식각을 실시하여, 상기 트렌치 형성으로 노출된 상기 소자분리막 표면을 적어도 500 Å 제거하는 반도체 소자 제조 방법.
  17. 제14항에 있어서, 상기 제4단계에서, 상기 제2감광막 패턴 표면을 산소(O2) 가스 플라즈마를 사용하여 제거하는 반도체 소자 제조 방법.
  18. 제11항에 있어서, 상기 불순물 확산방지막을 300 Å 내지 700 Å 두께로 형성하는 반도체 소자 제조 방법.
  19. 제11항에 있어서, 상기 불순물 확산방지막을 TiN막 또는 Ti막으로 형성하는 반도체 소자 제조 방법.
  20. 제11항에 있어서, 상기 실리사이드를 WSi2, TiSi2, TaSi2또는 MoSi2중 어느 하나로 형성하는 반도체 소자 제조 방법.
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