KR930007755B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도 (a)∼(e)는 본 발명의 제1실시예에 따른 반도체장치의 제조공정을 설명한 단면도.
제2도 (a)∼(e)는 본 발명의 제2실시예에 따른 반도체장치의 제조공정을 설명한 단면도.
제3도 (a)∼(d)는 본 발명의 제3실시예에 따른 반도체장치의 제조공정을 설명한 단면도.
제4도 (a)∼(d)는 종래기술에서 반도체장치의 제조공정을 설명한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 10, 201, 301 : P형 실리콘기판 4, 12, 206, 303, 308 : 레지스트패턴
2, 13, 18,207, 212, 304a, 304b, 310 : N+층,
3, 15, 16, 208, 209, 210, 306, 307 : 실리콘산화막
5, 17, 211, 309 : 콘택트홀 6, 19, 213, 311 : 배선층(반도체층)
203 : 게이트전극 204 : N-층
205 : 게이트전극측벽 실리콘산화막
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 콘택트 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래에는 반도체장치에서 콘택트홀을 형성하는 데에 다음과 같은 방법을 사용하고 있다.
이하, 도면을 참조해서 종래기술에 의한 콘택트홀의 형성 방법에 관해 설명한다.
제4도 (a)∼(b)는 종래의 콘택트홀의 제조공정을 설명한 단면도이다.
제4도 (a)에 나타낸 것 같이 불순물농도 3×1015㎝-3정도의 P형 실리콘기판(1)상에 비소(75As+)를 가속저압 50KeV, 도즈량 3×1015㎝-3정도의 조건으로 이온주입하여 불순물농도 21020㎝-3정도의 N+(층)을 형성한다.
다음에는 제4도(b)에 나타낸 것 같이 CVD법에 의해 층간 절연막(3)으로서 실리콘산화막을 3,000Å정도 형성한다.
이어서 제4도(c)에 나타낸 것 같이 사진식각법에 의해 레지스트패턴(4)을 형성하고, 그 레지스트패턴(4)을 마스크로해서 RIE법으로 층간절연막(3)을 에칭하여 콘택트홀(5)을 개구한다.
이어서 제4도(d)에 나타낸 것 같이 레지스트패턴(4)을 벗겨내고, 폴리실리콘배선층(6)을 형성하여 N+층(2)과의 사이에 전기적 접속을 취한다.
그렇지만 상기와 같은 방법으로 콘택트홀을 개구할 때, 사진식각법으로 형성된 레지스트패턴을 마스크로 이용하여 개구예정부를 에칭해서 콘택트홀을 형성했기 때문에 콘택트의 크기는 포토마스크의 디자인값까지 밖에 축소할 수 없고, 이 디자인값에는 한계가 있기 때문에 그것 보다도 미세한 콘택트 형성은 불가능했다.
상기와 같은 콘택트홀의 형성방법에서 콘택트의 크기는 포토마스크의 디자인값의 한계까지밖에 축소할 수 없으므로, 소자의 미세화에 따른 미세한 콘택트를 형성하는 데에 문제가 있었다.
[발명의 목적]
본 발명은 상술한 문제를 고려하여 이루어진 것으로, 그 목적은 신뢰성이 높은 미세한 콘택트를 형성하는 반도체장치의 제조방법을 제공하는데에 있다.
[발명의 구성]
상기 목적을 달성하기 위하여 본 발명은 청구범위 제1항에 기재된 방법에 있어서, 반도체기판상에 소정패턴의 불순물주입 저지층을 형성하는 공정과, 이 불순물주입 저지층을 마스크로 해서 불순물의 이온주입을 수행하여 불순물영역을 형성하는 공정, 상기 불순물주입 저지층을 제거하는 공정, 상기 반도체기판 표면상을 산화하여 산화막을 형성하는 공정, 상기 반도체기판상의 불순물영역 이외의 영역상의 상기 산화막의 적어도 일부를 제거하여 콘택트홀을 개구하는 공정 및, 이 콘택트홀부에 배선층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또, 본 발명은 청구범위 제2항에 기재된 방법에 있어서, 반도체기판에 제1불순물루순물영역을 선택적으로 형성하는 공정과, 단부가 상기 제1불순물영역내에 존재하도록 불순물주입 저지층을 상기 반도체기판상에 형성하는 공정, 상기 불순물주입 저지층을 마스크로 해서 상기 제1불순물영역내의 일부에 불순물의 이온주입을 수행하여 제2불순물영역을 형성하는 공정, 상기 불순물주입 저지층을 제거하는 공정, 상기 반도체기판 표면상을 산화하여 산화막을 형성하는 공정, 상기 제1불순물영역상의 상기 산화막의 적어도 일부를 제거하여 콘택트홀을 개구하는 공정 및, 이 콘택트홀부에 배선층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
(작용)
본 발명의 콘택트홀의 형성방법에 의하면, 반도체기판 표면부근에 불순물농도가 다른 영역을 형성함으로써 반도체기판상에 형성되는 산화막의 막두께가 달라지고, 얇은 산화막의 적어도 일부에 콘택트를 형성한다.
(실시예)
이하, 도면을 참조해서 본 발명의 실시예를 상세하게 설명한다.
제1도 (a)∼(e)는 본 발명의 제1실시예에 따른 반도체장치의 콘택트홀의 제조공정을 설명하는 단면도이다.
이 콘택트홀의 형성방법을 제조공정을 따라서 설명한다.
제1도(a)에 나타낸 것 같이 불순물농도 3×1015㎝-3정도의 P형 실리콘기판(10)을 열산화하여 막두께 200Å 정도의 실리콘산화막(11)을 형성한다. 그후 포토레지스트막을 형성하여 콘택트 개구예정부에 포토레지스트(12)가 남도록 패턴을 수행한다. 포토레지스트(12)를 마스크로 해서 비소(75As+)가속 전압 50KeV, 도즈량 3×1015㎝-2정도의 조건에서 이온주입하여 N+층(13)을 형성한다. 포토레지스트(12)아래의 실리콘기판 표면부근의 영역(14)은 N+층(13)보다 저농도영역이 된다.
이어서 제1도(b)에 나타낸 것 같이 포토레지스트(12)와 실리콘산화막(11)을 벗겨낸후, 실리콘기판(10)을 예컨대 800℃의 수증기 분위기 중에서 열산화하여 실리콘산화막을 형성한다. 이때 N+층(13)과 실리콘기판 표면부근영역(14)의 불순물농도가 다르기 때문에 산화속도가 달라서 고농도 쪽에 두꺼운 실리콘산화막이 형성된다. 즉, N+층(13)위에는 실리콘산화막(15)이 약 1500Å 정도로 형성되며, 실리콘기판 표면부근영역(14)위에는 실리콘산화막(16)이 200Å 정도로 형성된다.
다음에 제1도(c)에 나타낸 것 같이 RIE법으로 얇은 실리콘산화막(16)을 제거하여 콘택트홀(17)을 개구한다. 이어서 제1도(d)에 나타낸 것 같이 실리콘기판(10)에 전압 40KeV, 도즈량 5×1015㎝-2정도의 조건으로 비소(75As+)를 이온주입하여 실리콘기판 표면부근의 영역(14)에 N+확산층(18)을 형성한다.
다음에는 제1도(e)에 나타낸 것 같이 CVD법에 의해 전면에 폴리실리콘으로 이루어진 도전체층을 약 1,000Å 정도로 형성하고 소정의 패터닝을 수행해서 배선층(19)을 형성한다.
이상과 같은 실시예에 다른 반도체장치의 제조방법에 의하면, 콘택트홀의 크기가 포토레지스트(12)아래에 형성되는 실리콘기판 표면부근의 영역(14)의 크리게 의해서 규정된다. 레지스트패턴의 형성시 디자인값의 한계크기로 형성한 경우 패터닝된 포토레지스트(12)를 마스크로 이용하여 실리콘기판에 이온주입을 수행한후 열산화할 때, 본 발명의 본 실시예의 경우 불순물영역(13)이 기판표면에서 종방향으로 0.2㎛, 횡방향으로는 0.12㎛정도의 비율로 확산되기 때문에 포토레지스트(12) 아래의 실리콘기판내에 확산층이 넓어져서 실리콘기판 표면부근영역(14)의 크기는 포토레지스트(12)의 크기보다 작게 된다. 이 크기가 콘택트홀의 사이즈가 되기 때문에 종래기술과 같이 직접 포토레지스트를 마스크로 콘택트홀을 개구하는것보다 작은 콘택트홀을 형성할 수 있다.
제2도 (a)∼(e)는 본 발명의 제2실시예에 다른 콘택트홀의 제조공정을 설명하는 단면도이다.
이하, 제조공정에 따라서 설명한다.
제2도(a)에 나타낸 것 같이 P형 실리콘기판(201)에 실리콘산화막을 예컨대 200Å정도 형성하고, 더욱이 전면에 4,000Å정도의 폴리실리콘층을 형성한 후, 전면에 POCi3로31P+를 확산하다. 그후 사진식각법으로 패터닝하여 게이트산화막(202) 및 게이트전극(203)을 형성하고, 그것을 마스크로 이용하여 실리콘기판(201) 표면에31P+을 가속전압 40KeV, 도즈량 2×1015㎝-2정도로 이온주입하여 N-층(204)을 형성한다. 이때 게이트전극(203)에도 이온주입을 수행한다.
다음으로 제2도(b)에 나타낸 것 같이 CVD법으로 실리콘산화막을 3,000Å 정도로 형성하고, 그후 RIE로 에칭하여 게이트전극(203)의 측벽에 실리콘산화막(205)을 형성한다. 그후 레지스트패턴(206)을 형성하고,75As+를 가속전압 50KeV, 도즈량 3×1015㎝-2정도로 이온주입하여, LDD(Lightly Doped Drain) MOS트랜지스터구조의 N+층(207)을 형성한다.
이어서 제2도(c)에 나타낸 것 같이 레지스트패턴(206)을 벗겨낸후, 열산화를 수행하여 실리콘산화막을 형성한다. 이때, 불순물농도가 다르므로 N+층(207)위에는실리콘산화막(208)이 약 1,500Å정도로 형성되고, N-층(204) 위에는 실리콘산화막(209)이 약 200Å정도로 형성되며, 게이트전극(203)위에는 실리콘산화막(210)이 약 1,500Å정도로 형성된다.
이어서 제2도(d)에 나타낸 것 같이 RIE법으로 얇은 실리콘산화막(209)을 제거해서 콘택트홀(211)을 개구한다.
다음에는 제2도(e)에 나타낸 것 같이75As+를 가속전압 40KeV, 도즈량 5×1015㎝-2정도의 조건으로 이온주입을 수행하여 N-층(204)에 N+층(212)을 형성한다. 그후 CVD법에 의해 전면에 폴리실리콘으로 이루어진 도전체층을 형성하고, 소정의 패터닝을 수행해서 배선층(213)을 형성한다.
이상과 같은 실시예의 반도체장치의 제조방법에 의하면, 콘택트홀(211)의 크기는 게이트전극(203)단과 N+층(207)위에 형성된 실리콘산화막(208)단으로 규정되어, 자기정합적인 콘택트를 형성할 수 있다. N+층(207)을형성할 때, 제1실시예와 동일한 마스크로 이루어진 레지스트패턴(206) 아래의 실리콘기판영역내로 N+층이 확대됨으로써 패턴보다도 미세한 콘택트를 형성할 수 있으며, 또 레지스트패턴(206)의 사이즈나 마스크정합 정밀도에 여유가 있어서 미세한 콘택트홀을 형성할 수 있다.
제3도(a)∼(d)는 본 발명의 제3실시예에 다른 콘택트홀의 제조공정을 설명하는 단면도이다.
이하,제조공정를 따라서 설명한다.
제3도(a)∼(b)는 제1실시예의 제1도(a)∼(b)와 같다.
우선, 제3도(a)에 나타낸 것 같이 P형 실리콘기판(301)을 열산화하여 약 200Å정도의 실리콘산화막(302)을 형성한다. 이어서 포토레지스트막을 형성하고 사진식각법에 의해 레지스트패턴(303)을 형성한다. 이 레지스트패턴(303)을 마스크로 이용하여75As+ 이온주입해서 N+층(304a, 304b)을 형성한다. 레지스트패턴(303) 아래의 실리콘기판 표면부근의 영역(305)은 불순물농도가 N+층(304a, 304b)보다 저농도영역으로 되어 있다.
다음에는 제3도(b)에 나타낸 것 같이 레지스트패턴(303)과 실리콘산화막(302)을 벗겨낸 후, 실리콘기판(301)을 연산화하여 실리콘산화막을 형성한다. N+확산층(304a, 304b) 위에는 두꺼운 실리콘산화막(306)이 형성되며, 실리콘기판 표면부근의 영역(305) 위에는 얇은 실리콘산화막(307)이 형성된다.
이어서 제3도(c)에 나타낸 것 같이 레지스트패턴(308)을 형성하고 얇은 실리콘산화막(307)의 일부를 RIE로 에칭하여 콘택트홀(309)을 개구한다.
이어서 제3도(d)에 나타낸 것 같이 실리콘기판(301)에75As+를 이온주입하고, 실리콘기판 표면부근의 영역(305)에 N+층(310)을 형성하여, N+층(304a)과 접속시킨다. 더욱이 CVD법에 의해 폴리실리콘으로 이루어진 도전층을 형성하여 소정의 패터닝을 수행해서 배선층(311)을 형성한다.
이상과 같은 실시예 따른 반도체장치의 제조방법에서는 제1실시예와 마찬가지의 효과에 더하여, 레지스트패턴(308)을 형성함으로써 보다 미세한 콘택트홀을 형성할 수 있다. 이는 본 실시예의 경우에 N+층(304a)과 접속을 취하도록 레지스트패턴(308)을 형성했지만, N+층(304b)과 접속을 취하도록 제리스트패너(308)을 형성할 수도 있고, 또 N+층(304a, 304b)을 접속시키도록 형성하는 것도 가능하며, 레지스트패턴(308)을 형성할때 패턴 사이즈나 마스크 맞춤에 높은 정밀도를 필요로 하지 않고 미세한 콘택트홀을 형성할 수 있다.
한편, 본 발명의 실시예에 있어서, 콘택트홀을 개구한 후 실리콘기판에 이온주입을 수행하여 N+층을 형성하고 있지만, 도전체층의 형성후에 전면 이온주입을 수행해도 본 발명의 실시예와 같은 효과를 거둘 수 있다는 것은 말할 필요도 없다.
[발명의 효과]
이상 상술한 것 같이 본 발명의 반도체장치의 제조방법에 의하면 신뢰성이 높은 극히 미세한 콘택트를 형성할 수 있다.

Claims (2)

  1. 반도체기판(10, 301)에 소정 패턴의 불순물주입 저지층(12, 303)을 형성하는 공정과, 이 불순물주입 저지층을 마스크로 이용하여 불순물 이온주입을 수행해서 불순물영역(13, 304a, 304b)을 형성하는 공정, 상기 불순물주입 저지층을 제거하는공정, 상기 반도체기판 표면 위를 산화하여 산화막(15, 16, 306, 307)을 형성하는 공정, 상기 반도체기판의 불순물영역 이외의 영역 위의 상기 산화막의 적어도 일부를 제거하여 콘택트홀(17, 309)을 개구하는 공정 및, 이 콘택트홀부에 배선층(19, 311)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 반도체기판(201)이 제1불순물영역(204)을 선택적으로 형성하는 공정과, 단부가 상기 제1불순물영역상내에 존재하도록 불순물주입 저지층(206)을 상기 반도체기판상에 형성하는 공정, 상기 불순물주입 저지층을 마스크로 이용하여 상기 제2불순물영역내의 일부에 불순물의 이온주입을 수행하여 제2불순물역역(207)을 형성하는 공정, 상기 불순물주입 저지층을 제거하는 공정, 상기 반도체기판 표면위를 산화하여 산화막(208, 209, 210)을 형성하는 공정, 상기 제1불순물영역 위의 상기 산화막의 적어도 일부를 제거하여 콘택트홀(211)을 개구하는 공정 및 이 콘텍트홀부에 배선층(213)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
KR1019900012286A 1989-08-10 1990-08-10 반도체장치의 제조방법 KR930007755B1 (ko)

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JP89-205671 1989-08-10
JP1205671A JP2726502B2 (ja) 1989-08-10 1989-08-10 半導体装置の製造方法

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