JPS59197137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59197137A JPS59197137A JP58072463A JP7246383A JPS59197137A JP S59197137 A JPS59197137 A JP S59197137A JP 58072463 A JP58072463 A JP 58072463A JP 7246383 A JP7246383 A JP 7246383A JP S59197137 A JPS59197137 A JP S59197137A
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Classifications
-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置のｊｌ！８！遣方法に係り、特に高
密度高集積化される１トランジスター１キヤパシタ構造
のダイナミックＲＡＭのキャパシタ構成るいは高密度高
集積化される半導体ＩＣに於ける素子間分離領域等に配
設されるサブミクロン幅のＵ溝の形成方法に関する。
密度高集積化される１トランジスター１キヤパシタ構造
のダイナミックＲＡＭのキャパシタ構成るいは高密度高
集積化される半導体ＩＣに於ける素子間分離領域等に配
設されるサブミクロン幅のＵ溝の形成方法に関する。
（ｂ） 技術の背景
第１図は１トランジスター１キヤパシタ構造のメモリセ
ルの従来構造を示す模式断面図で、同図に於て１は半導
体基板、２はフィールド酸化膜、３はキャパシタ・ゲー
ト酸化膜（誘電体膜）、４はキャパシタ電極、５はキャ
パシタの一電極を構成する不純物導入領域、６は二酸化
シリコン（ｓｉｏ２）絶縁膜、７はゲート酸化膜、８は
ゲート電極、９はソース領域（ビット線）、１０はりん
珪酸ガラス（Ｐ Ｓ Ｇ）絶縁膜、１１はゲート配線（
ワードＨ）、Ｔｒはトランジスタ、Ｇはキャパシタを表
わしている。
ルの従来構造を示す模式断面図で、同図に於て１は半導
体基板、２はフィールド酸化膜、３はキャパシタ・ゲー
ト酸化膜（誘電体膜）、４はキャパシタ電極、５はキャ
パシタの一電極を構成する不純物導入領域、６は二酸化
シリコン（ｓｉｏ２）絶縁膜、７はゲート酸化膜、８は
ゲート電極、９はソース領域（ビット線）、１０はりん
珪酸ガラス（Ｐ Ｓ Ｇ）絶縁膜、１１はゲート配線（
ワードＨ）、Ｔｒはトランジスタ、Ｇはキャパシタを表
わしている。
ｆ＋Ｉえばこのような１トランジスター１キヤパシタ構
造のメモリセルを用いて構成されるダイナミックＲＡＭ
を高密度高集積化する際には、キャパシタ面積Ｓｃの微
細化に伴いキャパシタ容量が減少するので、該ＲＡＭが
α線等の外部ノイズに弱くなりソフト・エラーを生じ易
くなるという問題や、情報読出し感度を高める必舞性か
らセンスφアンプの回路か非常に複雑化するという問題
等を生ずる。そこで該ダイナミックＲＡＭを高密度高集
積化する除には小専有面積でなるべく大きな容量が得ら
れるキャパシタ構造が望まれる。
造のメモリセルを用いて構成されるダイナミックＲＡＭ
を高密度高集積化する際には、キャパシタ面積Ｓｃの微
細化に伴いキャパシタ容量が減少するので、該ＲＡＭが
α線等の外部ノイズに弱くなりソフト・エラーを生じ易
くなるという問題や、情報読出し感度を高める必舞性か
らセンスφアンプの回路か非常に複雑化するという問題
等を生ずる。そこで該ダイナミックＲＡＭを高密度高集
積化する除には小専有面積でなるべく大きな容量が得ら
れるキャパシタ構造が望まれる。
（ｃＪ 従来技術と問題点
そこでキャパシタの容量を増大せしめる第１の手段とし
て、従来は第１図に示すキャパシタＣに於ける誘電体膜
３の厚さを薄くする方法が用いられていたｏしかしこの
方法に於ては、絶縁耐圧の関係から該誘電体膜３の厚さ
の限界が２５ ｏ６程度であるために、キャパシタ容量
を大幅に増大せしめることができなかった。
て、従来は第１図に示すキャパシタＣに於ける誘電体膜
３の厚さを薄くする方法が用いられていたｏしかしこの
方法に於ては、絶縁耐圧の関係から該誘電体膜３の厚さ
の限界が２５ ｏ６程度であるために、キャパシタ容量
を大幅に増大せしめることができなかった。
そこで更にキャパシタの容量を増大せしめる第２の手段
として第２図に、示すように、キャパシタＣを形成して
いる半導体基板１面にＵ ｔｍ １２を形成し、実効的
なキャパシタ面積を増大させる方法も試みられた。なお
同図に於て、２はフィールド阪化膜、３は誘電体膜、４
はキャパシタ電極、５はキャパシタの一電極を構成する
不純物導入領域、６は５ｉＯｚ絶縁膜、７はゲート酸化
膜、８はゲート電極、９はソース領域（ビット線）、１
０はＰＳＧ絶縁膜、１１はゲート配線（ワード線）、Ｔ
ｒはトランジスタを示す。
として第２図に、示すように、キャパシタＣを形成して
いる半導体基板１面にＵ ｔｍ １２を形成し、実効的
なキャパシタ面積を増大させる方法も試みられた。なお
同図に於て、２はフィールド阪化膜、３は誘電体膜、４
はキャパシタ電極、５はキャパシタの一電極を構成する
不純物導入領域、６は５ｉＯｚ絶縁膜、７はゲート酸化
膜、８はゲート電極、９はソース領域（ビット線）、１
０はＰＳＧ絶縁膜、１１はゲート配線（ワード線）、Ｔ
ｒはトランジスタを示す。
しかし該手段に於てキャパシタＣを形成している半導体
基ｌｌｌｉ面にＵ溝１１を形成する際、従来はレジスト
膜をマスクにし異方性ドライ・エツチング手段により半
導体基板１を選択エツチングする通常のフォト・リソグ
ラフィ技術が用いられていたために、レジスト・マスク
形成に際しての露−光に於ける解像度の面から１〜１．
２〔μｍ〕以下の幅のＵ溝１２を形成することは極めて
困難であり、従ってキャパシタの専有面積も該Ｕ溝１２
の幅によって制限されるために、大幅な集積度の向上は
望めなかった。
基ｌｌｌｉ面にＵ溝１１を形成する際、従来はレジスト
膜をマスクにし異方性ドライ・エツチング手段により半
導体基板１を選択エツチングする通常のフォト・リソグ
ラフィ技術が用いられていたために、レジスト・マスク
形成に際しての露−光に於ける解像度の面から１〜１．
２〔μｍ〕以下の幅のＵ溝１２を形成することは極めて
困難であり、従ってキャパシタの専有面積も該Ｕ溝１２
の幅によって制限されるために、大幅な集積度の向上は
望めなかった。
（山 発明の目的
本発明は通常の、投影露光技術とマスク膜の化学気相成
長技術と異方性ドライエツチング技術とを用いて、半導
体基板面にサブミクロン幅のＵ溝を容易に且つばらつき
なく形成する方法を提供するものであり、その目的とす
るところは１トランンスタ−１キヤパシタ′ＡＪ造のダ
イナミ・ツクＲＡＭ等の半導体ＩＣのｇｉｊ ｉ度を向
上せしめるにある０（ｅ） 発明の構成 即ち本発明は半導体装置の製造方法に於て、半導体基板
面に第１のマスク膜を形成し、該第１のマスク膜にフォ
ト拳リソグラフィ技術を用いて開孔を形成し、該開孔内
及び第１のマスク膜上に第２のマスク膜を形成し、該基
板面に対して垂直方向に優勢な異方性エツチング手段を
用い該第２のマスク膜を前記開孔の側面にのみ残して除
去し、前記第１のマスク膜及びその開孔側［面に残した
第２のマスク膜を介して基板面に対して垂直方向に優勢
な異方性エツチングを行ない該半導体基板面にＵ御を形
成する工程を有することを特徴とする（１（ｆ） 発
明の実施例 以下本発明を実施例について、図を参照して説明する。
長技術と異方性ドライエツチング技術とを用いて、半導
体基板面にサブミクロン幅のＵ溝を容易に且つばらつき
なく形成する方法を提供するものであり、その目的とす
るところは１トランンスタ−１キヤパシタ′ＡＪ造のダ
イナミ・ツクＲＡＭ等の半導体ＩＣのｇｉｊ ｉ度を向
上せしめるにある０（ｅ） 発明の構成 即ち本発明は半導体装置の製造方法に於て、半導体基板
面に第１のマスク膜を形成し、該第１のマスク膜にフォ
ト拳リソグラフィ技術を用いて開孔を形成し、該開孔内
及び第１のマスク膜上に第２のマスク膜を形成し、該基
板面に対して垂直方向に優勢な異方性エツチング手段を
用い該第２のマスク膜を前記開孔の側面にのみ残して除
去し、前記第１のマスク膜及びその開孔側［面に残した
第２のマスク膜を介して基板面に対して垂直方向に優勢
な異方性エツチングを行ない該半導体基板面にＵ御を形
成する工程を有することを特徴とする（１（ｆ） 発
明の実施例 以下本発明を実施例について、図を参照して説明する。
第３図（イ）乃至に）は素子間分離溝形成工程に於ける
本発明の一実施例を示す工程断面図、第４図は本発明の
方法で形成した１トランジスター１キヤパシタ・メそり
セルに於けるキャパシタ部の一構造例を示す平面模式−
（イ）及びそのＡ−Ａ矢視断面図（ロ）で、第５図（イ
）乃至（イ）は本発明の方法により１トランジスター１
キヤパシタ構造のダイ、ナミツクＲＡＭを形成する際に
於ける一実施例を示す工程断面図で・ある。
本発明の一実施例を示す工程断面図、第４図は本発明の
方法で形成した１トランジスター１キヤパシタ・メそり
セルに於けるキャパシタ部の一構造例を示す平面模式−
（イ）及びそのＡ−Ａ矢視断面図（ロ）で、第５図（イ
）乃至（イ）は本発明の方法により１トランジスター１
キヤパシタ構造のダイ、ナミツクＲＡＭを形成する際に
於ける一実施例を示す工程断面図で・ある。
本発明の方法を用いてψＵえはシリコン（ＳＦ）基板２
１面にサブミクロン幅の素子間分離溝を形成するに除し
ては、該ＳＬ基板２１上に化学気相成長（ＣＶＤ）法を
用い例えば４０００山程度の厚さく１）を有し、第１の
マスク膜として機能する第１の二醒化シリコン（ＳｉＯ
ｚ）膜２２を形成した後、該第１の８１０２膜２２上に
レジスト膜２３を塗布形成し、通常の投影露光技術等を
用いるフォト・プロセスにより該レジスト膜２３に例え
ば幅（５）が１２〔μｍ）Ｑ度の開孔（エツチング窓）
２４を形成し、次いで該レジスト膜２３をマスクにし異
方性を有するドライ・エツチング手段、例えば三ふっ化
メタン（Ｃ，ｕＦｓ）を用いるリアクティブ・イオンエ
ツチングａ、により前記第１のＳｉｎ、膜２２を選択エ
ッチして、該第１のＳｉｎ、膜２２にＷ＝１．２Ｃμ１
１１〕の第１の開孔２５を形成する。（第３図（イ）参
照）次いでレジスト唆２３を除去した彼、ＣＶＤ１を用
いて該基板上部ち前記第１の５ｉｎ２膜２２上及び前記
第１の開孔２５内に、例えば第１のＳｉｎ。
１面にサブミクロン幅の素子間分離溝を形成するに除し
ては、該ＳＬ基板２１上に化学気相成長（ＣＶＤ）法を
用い例えば４０００山程度の厚さく１）を有し、第１の
マスク膜として機能する第１の二醒化シリコン（ＳｉＯ
ｚ）膜２２を形成した後、該第１の８１０２膜２２上に
レジスト膜２３を塗布形成し、通常の投影露光技術等を
用いるフォト・プロセスにより該レジスト膜２３に例え
ば幅（５）が１２〔μｍ）Ｑ度の開孔（エツチング窓）
２４を形成し、次いで該レジスト膜２３をマスクにし異
方性を有するドライ・エツチング手段、例えば三ふっ化
メタン（Ｃ，ｕＦｓ）を用いるリアクティブ・イオンエ
ツチングａ、により前記第１のＳｉｎ、膜２２を選択エ
ッチして、該第１のＳｉｎ、膜２２にＷ＝１．２Ｃμ１
１１〕の第１の開孔２５を形成する。（第３図（イ）参
照）次いでレジスト唆２３を除去した彼、ＣＶＤ１を用
いて該基板上部ち前記第１の５ｉｎ２膜２２上及び前記
第１の開孔２５内に、例えば第１のＳｉｎ。
１摸２２と等しい厚さくｔ〜４０００囚）の第２のマス
ク膜として機能する第２のＳｉｎ、膜２６を形成する。
ク膜として機能する第２のＳｉｎ、膜２６を形成する。
（第３１仲）参照）
次いで基板面に対して垂直方向に優勢な異方性エツチン
グ手段、例えばＣＨＦ、を用いるリアクティブ・イオン
エツチング法によりコントロール・エツチングを行い、
第１のＳ ｊｏｔ ＶＥ ２２上の第２の５ｉＯｔｆｆ
１２６を完全に除去する。この時ｇ１（７）開孔２５内
に於ける第１の５ｉ０１１ｉＣ（２２上と等しい厚さに
２０２０）ＳｉＯ，膜２６が形成されていた中央領域に
はＳｉ基＠２１面が表出し、基板面に対して垂直方向に
厚く第２のＳ ｉ０２＠ ２６が形成されていた第１の
開孔２５の側面には第２の５ｉＯｉ膜２６の厚さく１）
にほぼ等しい幅Ｘを有する第２のＳ ｔＯｚ ＆ ２６
が図に示すようななだらかな形状で残留する。（第３図
（ハ）参照） 次いでエツチング・ガスとして四塩化炭素（Ｃ（Ｊ、）
を用いリアクティブ・エツチング法により、前記第１（
ｉりＳｉＯ２ＳｉＯ２第２２開孔２５丙に残留する第２
（７）ＳｉＯｔ膜２６全２６クにして、前記第２のＳｉ
ｎ、膜２６によって画定される第２の開孔２７内に表出
するＳｉ基板２１面を選択エッチし、該Ｓｉ基板２１面
に所定の深さを有するＵ字状の素子間分離溝２８を形成
下る〇 なおこのようにして形成された素子間分離溝の幅Ｔ＝（
Ｗ−２ｘ）はほぼＣＷ−２ｔ）と等しくなるので約４０
００［Ａｌ程度のサブミクロン幅となる。（第３図に）
参照） 第４図は本発明の方法を用いて形成した１トランジスタ
ー１キヤパシターメモリセルに於けるキャパシタ部の構
造の一例を示したもので、図中ＳＵＢは例えばｐ型ｓｉ
基孜、ＯＸｆはフィールド酸化膜、Ｇｕはサブミクロン
幅のＵ溝、ＯＸｃは；Ｉ！さｚ５ｏ醗程匹のキャパシタ
・ケート酸化膜（誘′成体’ｉ’り 、Ｅｃは多結晶Ｓ
ｉよりなるキャパシタ１：を俟、ＤＸｌはキャバシ〃の
一電極と１ｆるｎ型領域を示している。
グ手段、例えばＣＨＦ、を用いるリアクティブ・イオン
エツチング法によりコントロール・エツチングを行い、
第１のＳ ｊｏｔ ＶＥ ２２上の第２の５ｉＯｔｆｆ
１２６を完全に除去する。この時ｇ１（７）開孔２５内
に於ける第１の５ｉ０１１ｉＣ（２２上と等しい厚さに
２０２０）ＳｉＯ，膜２６が形成されていた中央領域に
はＳｉ基＠２１面が表出し、基板面に対して垂直方向に
厚く第２のＳ ｉ０２＠ ２６が形成されていた第１の
開孔２５の側面には第２の５ｉＯｉ膜２６の厚さく１）
にほぼ等しい幅Ｘを有する第２のＳ ｔＯｚ ＆ ２６
が図に示すようななだらかな形状で残留する。（第３図
（ハ）参照） 次いでエツチング・ガスとして四塩化炭素（Ｃ（Ｊ、）
を用いリアクティブ・エツチング法により、前記第１（
ｉりＳｉＯ２ＳｉＯ２第２２開孔２５丙に残留する第２
（７）ＳｉＯｔ膜２６全２６クにして、前記第２のＳｉ
ｎ、膜２６によって画定される第２の開孔２７内に表出
するＳｉ基板２１面を選択エッチし、該Ｓｉ基板２１面
に所定の深さを有するＵ字状の素子間分離溝２８を形成
下る〇 なおこのようにして形成された素子間分離溝の幅Ｔ＝（
Ｗ−２ｘ）はほぼＣＷ−２ｔ）と等しくなるので約４０
００［Ａｌ程度のサブミクロン幅となる。（第３図に）
参照） 第４図は本発明の方法を用いて形成した１トランジスタ
ー１キヤパシターメモリセルに於けるキャパシタ部の構
造の一例を示したもので、図中ＳＵＢは例えばｐ型ｓｉ
基孜、ＯＸｆはフィールド酸化膜、Ｇｕはサブミクロン
幅のＵ溝、ＯＸｃは；Ｉ！さｚ５ｏ醗程匹のキャパシタ
・ケート酸化膜（誘′成体’ｉ’り 、Ｅｃは多結晶Ｓ
ｉよりなるキャパシタ１：を俟、ＤＸｌはキャバシ〃の
一電極と１ｆるｎ型領域を示している。
次に上記、！ヲ２造のキャパシタを具備する１トランジ
スター１キヤパシタ構造のダイナミックＲへＭを形成す
る区七の一実施制について図を冷）ｉ’、’、 Ｌ、な
から説明する。
スター１キヤパシタ構造のダイナミックＲへＭを形成す
る区七の一実施制について図を冷）ｉ’、’、 Ｌ、な
から説明する。
先づ通常通り例えばｐ型Ｓｔ基板３１上にクシ酸化法に
よりｒｇｓ ３００〜５０ ｏＱ程度の初期酸化１１％
３２を形成し、その上にＣＶＤ法により厚さ１０００囚
程度の窒化シリコン（Ｓｔ、Ｎ、）膜３３そ形成し、該
Ｓｉ３Ｎ４膜３３を塩紫糸のガスによるドライ・エツチ
ング法を用いて所定形状にパターンニングした後、該Ｓ
ｉ ｓＮ４模３３をマスクにして硼素（Ｂ）のイオン
注入及び選択液化を行い該基板ｍ」にメ択的にしＩ」え
は厚さ６０００〜８０００囚程度のフィールド酸化１換
３４及びその下部のｐ＋型チャネル・カット層３５を形
成し、次いでＣＶＤ法により該基板上にレリえは厚さく
ｔ） ４０００囚程度の第１のＳｉｇｈ膜（第１のマス
ク＠）３６を形成し、次いで該第１のｓ＋ｏ、膜３６上
に通常分フォト・プロセスを用いてキャパシタ形成領域
の上部を例えば１．２〔μｍ〕の幅で表出するエツチン
グ用窓３７を有するレジスト膜３８を形成し、該レジス
ト膜３８をマスクにして異方性エツチング手段例えばＣ
ＨＩ＞８を用いるリアクティブ・イオンエツチング法に
より第１の５ＩＯ２膜３６を選択エッチして、該第１の
５ｉｆｔ膜３６に前記エツチング窓３７とほぼ等しい幅
即ち１．２〔μｍ〕程度の幅Ｗを有する第１の開孔３９
を形成する◇ （第５図（イ）参照） 次いでレジスト膜３８を除去した後、再び通常のＣＶＤ
法を用いて該基板上部ち前記第１の開孔３９内と第１の
Ｓｉｎ、膜３６上に例えば第１のＳｔｏｗ膜３６膜管６
い厚さくｔ＝４０００囚）を有する第２の５ｉ０２膜（
第２のマスク膜）４０を形成する。 （第５図（へ））
参照） 次いで基板面に対して垂直方向に優勢な異方性エツチン
グ手段、例えばＣＨＦ、を用いるリアクティブ・イオン
エツチング法によりコントロール・エツチングを行い、
第１ （７） Ｓ １０＠ ｇ ３６上の第２のＳｉＯ
，膜４０を完全に除去する。この時前記実施例同様第１
の開孔３９の側面のみに第２の５ｉｎ２膜４０の厚さく
１）とほぼ等しい幅保）を有する図のような形状の第２
のＳｉＯ，ｌｉ％４０が残留する。（第５図（ハ）参照
） 次いで前記第１Ｑ）ＳｉＯ２膜３６及び前記第１０）開
孔３９の側面に残留している第２０）ＳｉＯｚ膜４０を
マスクにし、異方性のエツチング手ｓｆｌ＋３えはエツ
チング・ガスとして、四埴化炭素ＣＣ７，を用いるリア
クティブΦイオンエツチング法により、該第２のＳ ｉ
（ｈ膜４０によって画定された第２の開孔４１内に表出
する５ｉ３１”Ｌ膜３３を続いて初期酸化膜３２を除去
し、続いてＳｔ基板３１面に深さ例えは１〜２〔μｍ〕
程度のＵ溝４２を形成する０このＩＩＵ溝の幅ＴはＴ＝
（Ｗ−２ｘ）’：：（Ｗ−２ｔ）の関係から４０００１
Ａ１１程度のサブミクロン幅に形成される。（第２図に
）参照） 以上で本発明の％徴とする工程が完了し、以後Ｊｔｈ當
通りの工程によりセルが形成される０即ち先ず第１．第
２のＳｉＯ２膜３．６．４０を例えばふり酸（ＨＦ）系
のエツチング液で溶解除去し、Ｓ ｉ ｓＮ＋膜３３を
列えば１５０〔℃〕径程度熱りん酸ｃＨｓ ｐ Ｏ４）
で溶解除去し、次いで初期酸化膜３２を例えばＨＦ系の
エツチング液で溶解除去し、Ｓｉ基敏３１に於けるセル
形成領域４３面を表出せしめ、次いで図示しないレジス
ト１１％をマスクにしてキャパシタ形成領域４４ｉ（Ｕ
溝４２内面を含む）に遮択的にｎ型不純物例えばＢ＋を
１ｏ１２〜１ｏ１３Ｃａｔｍ／ｃｍ’〕程度の割合でイ
オン注入する。（第５図（ホ）参照） 次いで熱酸化法によりＵ溝４２の内面を含むＳｉ表出面
に例えば２５０囚程度の厚さのキャパシタ・ゲート酸化
膜（誘電体膜）４５を形成し、次いでＣＶＤ法を用い該
基板上に厚さ４００ ｏ＆程度の第１の多結晶Ｓｔ層を
形成し、次いで該多結晶Ｓｉ層に高濃度に例えばｎ型不
純物を導入した後、通常のドライ・エツチング手段を用
いる通常のフォト・リソグラフィ技術により選択エツチ
ングを行い、Ｕ溝４２内を含むキャパシタ形成領域４４
上にキャパシタ・ゲート酸化膜（誘電体膜）４５を下部
に有する多結晶Ｓｔキャパシタ電極４６を形成する。な
おこの工程で前記Ｂ 注入領域はキャパシタの一電極を
構成するｎ型領域４７となる。
よりｒｇｓ ３００〜５０ ｏＱ程度の初期酸化１１％
３２を形成し、その上にＣＶＤ法により厚さ１０００囚
程度の窒化シリコン（Ｓｔ、Ｎ、）膜３３そ形成し、該
Ｓｉ３Ｎ４膜３３を塩紫糸のガスによるドライ・エツチ
ング法を用いて所定形状にパターンニングした後、該Ｓ
ｉ ｓＮ４模３３をマスクにして硼素（Ｂ）のイオン
注入及び選択液化を行い該基板ｍ」にメ択的にしＩ」え
は厚さ６０００〜８０００囚程度のフィールド酸化１換
３４及びその下部のｐ＋型チャネル・カット層３５を形
成し、次いでＣＶＤ法により該基板上にレリえは厚さく
ｔ） ４０００囚程度の第１のＳｉｇｈ膜（第１のマス
ク＠）３６を形成し、次いで該第１のｓ＋ｏ、膜３６上
に通常分フォト・プロセスを用いてキャパシタ形成領域
の上部を例えば１．２〔μｍ〕の幅で表出するエツチン
グ用窓３７を有するレジスト膜３８を形成し、該レジス
ト膜３８をマスクにして異方性エツチング手段例えばＣ
ＨＩ＞８を用いるリアクティブ・イオンエツチング法に
より第１の５ＩＯ２膜３６を選択エッチして、該第１の
５ｉｆｔ膜３６に前記エツチング窓３７とほぼ等しい幅
即ち１．２〔μｍ〕程度の幅Ｗを有する第１の開孔３９
を形成する◇ （第５図（イ）参照） 次いでレジスト膜３８を除去した後、再び通常のＣＶＤ
法を用いて該基板上部ち前記第１の開孔３９内と第１の
Ｓｉｎ、膜３６上に例えば第１のＳｔｏｗ膜３６膜管６
い厚さくｔ＝４０００囚）を有する第２の５ｉ０２膜（
第２のマスク膜）４０を形成する。 （第５図（へ））
参照） 次いで基板面に対して垂直方向に優勢な異方性エツチン
グ手段、例えばＣＨＦ、を用いるリアクティブ・イオン
エツチング法によりコントロール・エツチングを行い、
第１ （７） Ｓ １０＠ ｇ ３６上の第２のＳｉＯ
，膜４０を完全に除去する。この時前記実施例同様第１
の開孔３９の側面のみに第２の５ｉｎ２膜４０の厚さく
１）とほぼ等しい幅保）を有する図のような形状の第２
のＳｉＯ，ｌｉ％４０が残留する。（第５図（ハ）参照
） 次いで前記第１Ｑ）ＳｉＯ２膜３６及び前記第１０）開
孔３９の側面に残留している第２０）ＳｉＯｚ膜４０を
マスクにし、異方性のエツチング手ｓｆｌ＋３えはエツ
チング・ガスとして、四埴化炭素ＣＣ７，を用いるリア
クティブΦイオンエツチング法により、該第２のＳ ｉ
（ｈ膜４０によって画定された第２の開孔４１内に表出
する５ｉ３１”Ｌ膜３３を続いて初期酸化膜３２を除去
し、続いてＳｔ基板３１面に深さ例えは１〜２〔μｍ〕
程度のＵ溝４２を形成する０このＩＩＵ溝の幅ＴはＴ＝
（Ｗ−２ｘ）’：：（Ｗ−２ｔ）の関係から４０００１
Ａ１１程度のサブミクロン幅に形成される。（第２図に
）参照） 以上で本発明の％徴とする工程が完了し、以後Ｊｔｈ當
通りの工程によりセルが形成される０即ち先ず第１．第
２のＳｉＯ２膜３．６．４０を例えばふり酸（ＨＦ）系
のエツチング液で溶解除去し、Ｓ ｉ ｓＮ＋膜３３を
列えば１５０〔℃〕径程度熱りん酸ｃＨｓ ｐ Ｏ４）
で溶解除去し、次いで初期酸化膜３２を例えばＨＦ系の
エツチング液で溶解除去し、Ｓｉ基敏３１に於けるセル
形成領域４３面を表出せしめ、次いで図示しないレジス
ト１１％をマスクにしてキャパシタ形成領域４４ｉ（Ｕ
溝４２内面を含む）に遮択的にｎ型不純物例えばＢ＋を
１ｏ１２〜１ｏ１３Ｃａｔｍ／ｃｍ’〕程度の割合でイ
オン注入する。（第５図（ホ）参照） 次いで熱酸化法によりＵ溝４２の内面を含むＳｉ表出面
に例えば２５０囚程度の厚さのキャパシタ・ゲート酸化
膜（誘電体膜）４５を形成し、次いでＣＶＤ法を用い該
基板上に厚さ４００ ｏ＆程度の第１の多結晶Ｓｔ層を
形成し、次いで該多結晶Ｓｉ層に高濃度に例えばｎ型不
純物を導入した後、通常のドライ・エツチング手段を用
いる通常のフォト・リソグラフィ技術により選択エツチ
ングを行い、Ｕ溝４２内を含むキャパシタ形成領域４４
上にキャパシタ・ゲート酸化膜（誘電体膜）４５を下部
に有する多結晶Ｓｔキャパシタ電極４６を形成する。な
おこの工程で前記Ｂ 注入領域はキャパシタの一電極を
構成するｎ型領域４７となる。
（第５図（へ）参照）
次いで通常の熱酸化法によりトランジスタが形成される
表出Ｓｉ基板面に例えば厚さ３００〜５００囚程度のゲ
ート酸化膜４８を形成する。この際高濃度に不純物が導
入されている多結晶Ｓｉキャパシタ電極４６の表面には
ゲート酸化膜４８の数倍の厚さ例えは１０００〜２００
０囚程度の５ｔ０２絶縁膜４９が形成される（増速酸化
法）。次いで該基板上に例えば４０００囚程度の厚さの
第２多結晶Ｓｔ層を形成し、該多結晶Ｓｉ層に不純物を
導入した後、通常のフォトφリソグラフィ技術により該
多結晶Ｓｉ層をパターンニングして一部がＳｉｎ、絶縁
１換４９を介してキャパシタ電極４６上に積層された多
結晶Ｓｔゲート電極５０を形成する。次いで該ゲート電
極５０及びキャパシタ電極４６をマスクにしゲート酸化
膜４８を通してｐｉＳｌ基版３基面３１面的にｎ型不純
物を高鋪度に導入しｎ＋型ソース領域（ビット触） ５
．−１を形成する。（第５図（ト）参照） 次いで通常の方法により該基板上にＰＳＧ絶縁膜５２を
形成し該ＰＳＧ絶縁膜５２に′電極コンタクト窓５３．
５４等を形成し、次いで汐Ｐ′ｓＧ絶縁膜５２上に前記
’ｉｌｆ極コンタクト窓５３に於て多結晶Ｓｔゲート電
極５０に接触するＡＡ等のゲート配線（ワード線）５５
及びρ極コンタクト窓５４に於てｎ＋型ソース領域５１
に接触するＡＺ等の配線５６等を形成し、１トランジス
ター１キヤパシタ構造のメモリ・セルで構成されたダイ
ナミックＩＣＡ Ｍが完成する。なお理解を容易にする
ため電極コンタクト窓５３．５４が図示さｎているが、
これら電極コンタクト窓５３．５４は実際には該断面か
ら外れた場所に形成される。（第５図（１）参照）（ｇ
） 発明の詳細 な説明したように本発明によれば、通常用いられている
投影露光技術、マスク暎の化学気相成長技術及び異方性
ドライエツチング技術等を用いて極めて容易に且つはら
つきなくサブミクロン幅のＵ溝を形成することができる
。
表出Ｓｉ基板面に例えば厚さ３００〜５００囚程度のゲ
ート酸化膜４８を形成する。この際高濃度に不純物が導
入されている多結晶Ｓｉキャパシタ電極４６の表面には
ゲート酸化膜４８の数倍の厚さ例えは１０００〜２００
０囚程度の５ｔ０２絶縁膜４９が形成される（増速酸化
法）。次いで該基板上に例えば４０００囚程度の厚さの
第２多結晶Ｓｔ層を形成し、該多結晶Ｓｉ層に不純物を
導入した後、通常のフォトφリソグラフィ技術により該
多結晶Ｓｉ層をパターンニングして一部がＳｉｎ、絶縁
１換４９を介してキャパシタ電極４６上に積層された多
結晶Ｓｔゲート電極５０を形成する。次いで該ゲート電
極５０及びキャパシタ電極４６をマスクにしゲート酸化
膜４８を通してｐｉＳｌ基版３基面３１面的にｎ型不純
物を高鋪度に導入しｎ＋型ソース領域（ビット触） ５
．−１を形成する。（第５図（ト）参照） 次いで通常の方法により該基板上にＰＳＧ絶縁膜５２を
形成し該ＰＳＧ絶縁膜５２に′電極コンタクト窓５３．
５４等を形成し、次いで汐Ｐ′ｓＧ絶縁膜５２上に前記
’ｉｌｆ極コンタクト窓５３に於て多結晶Ｓｔゲート電
極５０に接触するＡＡ等のゲート配線（ワード線）５５
及びρ極コンタクト窓５４に於てｎ＋型ソース領域５１
に接触するＡＺ等の配線５６等を形成し、１トランジス
ター１キヤパシタ構造のメモリ・セルで構成されたダイ
ナミックＩＣＡ Ｍが完成する。なお理解を容易にする
ため電極コンタクト窓５３．５４が図示さｎているが、
これら電極コンタクト窓５３．５４は実際には該断面か
ら外れた場所に形成される。（第５図（１）参照）（ｇ
） 発明の詳細 な説明したように本発明によれば、通常用いられている
投影露光技術、マスク暎の化学気相成長技術及び異方性
ドライエツチング技術等を用いて極めて容易に且つはら
つきなくサブミクロン幅のＵ溝を形成することができる
。
従って本発明によれば特に第２の実施例に示したように
１トランジスター１キヤパシタ構造のダイナミックＲＡ
ＩＶＩに配設されるキャパシタの専有面積が微細化され
た際にも、該キャパシタの実効面積を大幅に増大せしめ
ることが可能である０従って本発明は１トランジスター
１キヤパシタ構造のダイナミックＲＡＭの高密度高集積
化及び高信頼化に対して極めて有効である０ 又本発明によれば第１の実施例に示したように、素子間
分離溝をサブミクロン幅で形成できるので、本発明は一
般の半導体ＩＣの高密度高集積化に対しても有効である
。
１トランジスター１キヤパシタ構造のダイナミックＲＡ
ＩＶＩに配設されるキャパシタの専有面積が微細化され
た際にも、該キャパシタの実効面積を大幅に増大せしめ
ることが可能である０従って本発明は１トランジスター
１キヤパシタ構造のダイナミックＲＡＭの高密度高集積
化及び高信頼化に対して極めて有効である０ 又本発明によれば第１の実施例に示したように、素子間
分離溝をサブミクロン幅で形成できるので、本発明は一
般の半導体ＩＣの高密度高集積化に対しても有効である
。
なお第１．第２のマスク膜は上記実施例に示したＣＶＤ
−８ｉＯ□膜に限られるものではなく、ノリコンに対し
てエツチングの選択性を有する上記以外の絶縁膜酸るい
は金属膜を用いても良い０
−８ｉＯ□膜に限られるものではなく、ノリコンに対し
てエツチングの選択性を有する上記以外の絶縁膜酸るい
は金属膜を用いても良い０
第１図及び第２図は１トランジスター１キヤパンタ構造
のメモリセルの異なる従来の構造例を示す模式断面図、
第３図（イ）乃至に）は素子間分離溝形成工程に於ける
本発明の方法の一実施例を示す工程断面図、第４図は本
発明の方法により形成、した１トランジスター１キヤパ
ノタ・メモリセルに於けるキャパシタ部の一構造例を示
す平面゛模式図（イ）及びそのＡ−Ａ矢視断面図（ロ）
で、第５図（イ）乃至チ）は本発明の方法により１トラ
ンジスター１キヤパソタ構造のダイナミックＲＡＭを形
成する際に於ける一実施例を示す工程断面図である。 図に於て、２１はシリコン基板、２２．３６は第１の二
酸化ンリコン膜、２３．３３はレジスト膜、２４゜３７
は開孔（エツチング用窓）、２５．３９は第１の開孔、
２６．４０は第２の一酸化シリコン膜、２７゜４１は第
２の開孔、２８はＵ字状の素子間分離溝、３１はｐ型シ
リコン基飯、３２は初期酸化膜、３３は窒化シリコン膜
、３４はフィード酸化膜、４２はＵ値を示す。 第 １ 図 ％２図 蔦 ３ 図 男 ４ 図 邦 ５ 四
のメモリセルの異なる従来の構造例を示す模式断面図、
第３図（イ）乃至に）は素子間分離溝形成工程に於ける
本発明の方法の一実施例を示す工程断面図、第４図は本
発明の方法により形成、した１トランジスター１キヤパ
ノタ・メモリセルに於けるキャパシタ部の一構造例を示
す平面゛模式図（イ）及びそのＡ−Ａ矢視断面図（ロ）
で、第５図（イ）乃至チ）は本発明の方法により１トラ
ンジスター１キヤパソタ構造のダイナミックＲＡＭを形
成する際に於ける一実施例を示す工程断面図である。 図に於て、２１はシリコン基板、２２．３６は第１の二
酸化ンリコン膜、２３．３３はレジスト膜、２４゜３７
は開孔（エツチング用窓）、２５．３９は第１の開孔、
２６．４０は第２の一酸化シリコン膜、２７゜４１は第
２の開孔、２８はＵ字状の素子間分離溝、３１はｐ型シ
リコン基飯、３２は初期酸化膜、３３は窒化シリコン膜
、３４はフィード酸化膜、４２はＵ値を示す。 第 １ 図 ％２図 蔦 ３ 図 男 ４ 図 邦 ５ 四
Claims (1)
- 半導体基板上に第１のマスク膜を形成し、該第１のマス
ク膜にフォト・リソグラフィ技術を用いて開孔を形成し
、該開孔内及び第１のマスク膜上に第２のマスク膜を形
成し、該基板面に対して垂直方向に優勢な異方性エツチ
ング手段を用い該第２のマスク膜を前記開孔の側面にの
み残して除去し、前記第１のマスク膜及びその開孔側面
に残した第２のマスク膜を介して基板面に対して垂直方
向に優勢な異方性エツチングを行い該半導体基板上にＵ
溝を形成する工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072463A JPS59197137A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072463A JPS59197137A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197137A true JPS59197137A (ja) | 1984-11-08 |
Family
ID=13490019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072463A Pending JPS59197137A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197137A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137862A (ja) * | 1985-12-12 | 1987-06-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62147761A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体記憶装置 |
| JPS63116430A (ja) * | 1986-10-28 | 1988-05-20 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | マスク形成方法 |
| JPH01136337A (ja) * | 1987-10-30 | 1989-05-29 | Internatl Business Mach Corp <Ibm> | 基板上の異なる幅のスペーサを形成する方法 |
| US4838991A (en) * | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
| EP0331333A2 (en) * | 1988-03-03 | 1989-09-06 | AT&T Corp. | Method of making an article comprising a tandem groove, and article produced by the method |
| US4866004A (en) * | 1985-10-05 | 1989-09-12 | Fujitsu Limited | Method of forming groove isolation filled with dielectric for semiconductor device |
| US4871630A (en) * | 1986-10-28 | 1989-10-03 | International Business Machines Corporation | Mask using lithographic image size reduction |
| EP0412263A2 (en) * | 1989-08-10 | 1991-02-13 | Kabushiki Kaisha Toshiba | Method of forming a contact hole in semiconductor integrated circuit |
| EP0491408A2 (en) * | 1990-11-20 | 1992-06-24 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for making planarized sub-micrometric trenches in integrated circuits |
| WO1998009325A1 (en) * | 1996-08-30 | 1998-03-05 | Advanced Micro Devices, Inc. | A method of advanced trench isolation scaling |
-
1983
- 1983-04-25 JP JP58072463A patent/JPS59197137A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866004A (en) * | 1985-10-05 | 1989-09-12 | Fujitsu Limited | Method of forming groove isolation filled with dielectric for semiconductor device |
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| EP0491408A2 (en) * | 1990-11-20 | 1992-06-24 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for making planarized sub-micrometric trenches in integrated circuits |
| EP0491408A3 (en) * | 1990-11-20 | 1992-10-28 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for making planarized sub-micrometric trenches in integrated circuits |
| WO1998009325A1 (en) * | 1996-08-30 | 1998-03-05 | Advanced Micro Devices, Inc. | A method of advanced trench isolation scaling |
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