JPS63116430A - マスク形成方法 - Google Patents
マスク形成方法Info
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- JPS63116430A JPS63116430A JP62117263A JP11726387A JPS63116430A JP S63116430 A JPS63116430 A JP S63116430A JP 62117263 A JP62117263 A JP 62117263A JP 11726387 A JP11726387 A JP 11726387A JP S63116430 A JPS63116430 A JP S63116430A
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- 238000000034 method Methods 0.000 title claims description 33
- 239000000463 material Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 34
- 238000001459 lithography Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 85
- 238000001020 plasma etching Methods 0.000 description 9
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000009972 noncorrosive effect Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 101100489867 Mus musculus Got2 gene Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- BVKZGUZCCUSVTD-UHFFFAOYSA-N carbonic acid Chemical compound OC(O)=O BVKZGUZCCUSVTD-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000009183 running Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10T428/24273—Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
この発明は集積回路(IC)の製造用のりソグラフィ画
像の大きさを縮小する方法に関するものである。詳細に
いえば、この発明はりソグラフイで得られる大きさより
も小さな開口を有するマスクを形成する方法に関するも
のである。
像の大きさを縮小する方法に関するものである。詳細に
いえば、この発明はりソグラフイで得られる大きさより
も小さな開口を有するマスクを形成する方法に関するも
のである。
B、従来技術
デバイスを縮小することが絶えず要望されているため、
IC業界には硝子たる進歩がみられる。
IC業界には硝子たる進歩がみられる。
デバイスの寸法を小さくすることは、製造コストを削減
すると同時に、性能(スピード)を改善するものである
。この進歩は湿式エツチングを乾式エツチング(プラズ
マ・エツチング、反応性イオン・エツチングおよびイオ
ン・ミリング)への変更、高比抵抗のポリシリコンの相
互接続に代わるものとしての低比抵抗のケイ素化合物と
超硬合金の使用、精密な細線リソグラフィを損なうウエ
ハ表面の変動を補πする複式レジスト、純度を高め材料
の欠陥を削減するレーザおよび電子ビーム処理、低マイ
クロメートル・レベルでの線幅および層間整合状態を測
定することのできない光学的方法に代わってこれらのパ
ラメータを検査する非光学的方法などの、新しい処理手
法に負うものではあるが、リソグラフィはすべての工程
を進歩させる推進力であった。深紫外線源および光学手
段を備えた1:1光学投射システムなどの改善されたり
ソグラフィ・ツール、電子ビーム、直接ステップ・ウェ
ハ、ならびにX 1.fitおよびイオン・ビーム・シ
ステムおよび改善されたフォトレジスト材料、およびX
線または電子ビームに感光させた頂部レジストと底部の
直線光学レジスト層を利用した多層レジストなどの方法
は、この推進力の原因の一部である。
すると同時に、性能(スピード)を改善するものである
。この進歩は湿式エツチングを乾式エツチング(プラズ
マ・エツチング、反応性イオン・エツチングおよびイオ
ン・ミリング)への変更、高比抵抗のポリシリコンの相
互接続に代わるものとしての低比抵抗のケイ素化合物と
超硬合金の使用、精密な細線リソグラフィを損なうウエ
ハ表面の変動を補πする複式レジスト、純度を高め材料
の欠陥を削減するレーザおよび電子ビーム処理、低マイ
クロメートル・レベルでの線幅および層間整合状態を測
定することのできない光学的方法に代わってこれらのパ
ラメータを検査する非光学的方法などの、新しい処理手
法に負うものではあるが、リソグラフィはすべての工程
を進歩させる推進力であった。深紫外線源および光学手
段を備えた1:1光学投射システムなどの改善されたり
ソグラフィ・ツール、電子ビーム、直接ステップ・ウェ
ハ、ならびにX 1.fitおよびイオン・ビーム・シ
ステムおよび改善されたフォトレジスト材料、およびX
線または電子ビームに感光させた頂部レジストと底部の
直線光学レジスト層を利用した多層レジストなどの方法
は、この推進力の原因の一部である。
C0発明が解決しようとする問題点
この目覚ましい進歩にもかかわらず、リソグラフィ・ツ
ール、材料および方法自体に対する拡張機能によって提
供されるもの以上の画像の大きさを小さくすることに対
する要望は、絶えず存在している。しかしながら、従来
技術はこの要望に対処できなかった。
ール、材料および方法自体に対する拡張機能によって提
供されるもの以上の画像の大きさを小さくすることに対
する要望は、絶えず存在している。しかしながら、従来
技術はこの要望に対処できなかった。
D0問題点を解決するための手段
最も範囲の広い形態において、この発明は画像を得るた
めに使用されるリソグラフィ・マスク材料の開口内面に
側壁を設けることによって、リソグラフィ画像の大きさ
を縮小する方法を提供する。
めに使用されるリソグラフィ・マスク材料の開口内面に
側壁を設けることによって、リソグラフィ画像の大きさ
を縮小する方法を提供する。
特定の実施例において、この発明はりソグラフィによっ
て得られる大きさよりも小さな開口を有するマスクを作
成する方法を提供する。基板(たとえば、半導体、絶縁
物または金属)から始めた場合、フォトレジストおよび
二酸化シリコンなどの絶縁材の薄いリリース層が基板上
に形成される。
て得られる大きさよりも小さな開口を有するマスクを作
成する方法を提供する。基板(たとえば、半導体、絶縁
物または金属)から始めた場合、フォトレジストおよび
二酸化シリコンなどの絶縁材の薄いリリース層が基板上
に形成される。
次いで、感光材料の厚い層が貼付される。厚い層にはり
ソグラフィ手段によって、リソグラフィの限界によって
決定される最小の開口を有するように、パターンが形成
される。その後、開口の大きさをさらに小さくするため
に、コンフォーマル層材料がパターンの形成された感光
材料層、およびパターンの形成された層の開口によって
露出された基板部分に貼付される。コンフォーマル層材
料の厚さは、開口の大きさの希望する縮尺によって決定
される。たとえば、細長い開口の場合、開口の幅の縮小
率は、コンフォーマル層の厚さの約2倍である。コンフ
ォーマル層材料の例としては、プラズマ堆積ヘキサメチ
ルジシラザン(HMDS)によって形成されたS 1x
0.が挙げられる。指向性反応性イオン・エツチング(
RIE)によって、コンフォーマル層がすべての水平表
面から除去され、感光材料内の開口に対応した非水平面
上に、コンフォーマル層材料の側壁が残される。感光材
料内の開口によって露出させられたリリース層も、RI
Hによって除去される。コンフォーマル層材料の側壁と
組み合わされた厚い感光マスクが、リソグラフィ単独で
得られるものよりも小さな開口を有する新しいマスク(
ステンシル)を構成する。
ソグラフィ手段によって、リソグラフィの限界によって
決定される最小の開口を有するように、パターンが形成
される。その後、開口の大きさをさらに小さくするため
に、コンフォーマル層材料がパターンの形成された感光
材料層、およびパターンの形成された層の開口によって
露出された基板部分に貼付される。コンフォーマル層材
料の厚さは、開口の大きさの希望する縮尺によって決定
される。たとえば、細長い開口の場合、開口の幅の縮小
率は、コンフォーマル層の厚さの約2倍である。コンフ
ォーマル層材料の例としては、プラズマ堆積ヘキサメチ
ルジシラザン(HMDS)によって形成されたS 1x
0.が挙げられる。指向性反応性イオン・エツチング(
RIE)によって、コンフォーマル層がすべての水平表
面から除去され、感光材料内の開口に対応した非水平面
上に、コンフォーマル層材料の側壁が残される。感光材
料内の開口によって露出させられたリリース層も、RI
Hによって除去される。コンフォーマル層材料の側壁と
組み合わされた厚い感光マスクが、リソグラフィ単独で
得られるものよりも小さな開口を有する新しいマスク(
ステンシル)を構成する。
この新しいマスクは、縮小された門口によって露出させ
られた基板に注入を行なうためのイオン注入を含むさま
ざまな目的に使用できる。例えばこの新しいマスクを基
板に幅の狭いトレンチをエツチングするためのRIEマ
スクとして、半導体基板の露出領域に埋込絶縁分離を形
成するための酸化マスクとして、基板に対する幅の狭い
接触または基板上の導線を確立するための接触マスクま
たはメタライゼーション・マスクとして、あるいはその
他の目的で使用できる。このような用途に使用したのち
、リリース層に湿式エツチングを施して、新しいマスク
を基板から剥離させる。
られた基板に注入を行なうためのイオン注入を含むさま
ざまな目的に使用できる。例えばこの新しいマスクを基
板に幅の狭いトレンチをエツチングするためのRIEマ
スクとして、半導体基板の露出領域に埋込絶縁分離を形
成するための酸化マスクとして、基板に対する幅の狭い
接触または基板上の導線を確立するための接触マスクま
たはメタライゼーション・マスクとして、あるいはその
他の目的で使用できる。このような用途に使用したのち
、リリース層に湿式エツチングを施して、新しいマスク
を基板から剥離させる。
幅が狭くしかも深いトレンチを半導体基板内に形成する
ためには、上面にフォトレジストまたはポリイミドなど
の厚い絶縁層を有する半導体基板から始めることによっ
て、上述のマスク形成方法を手直しする。上述の新しい
マスクは厚い絶縁属上に形成され、その後、新しいマス
クなRIBマスクとして使用したRIEによって、厚い
絶縁層にパターンを形成する。リリース層の剥S後、基
板上のパターンの形成された厚い絶縁層は、リソグラフ
ィの限界よりも幅の狭い、深いトレンチを半導体材料中
にエツチングするためのトレンチR1Bマスクとして機
能する。
ためには、上面にフォトレジストまたはポリイミドなど
の厚い絶縁層を有する半導体基板から始めることによっ
て、上述のマスク形成方法を手直しする。上述の新しい
マスクは厚い絶縁属上に形成され、その後、新しいマス
クなRIBマスクとして使用したRIEによって、厚い
絶縁層にパターンを形成する。リリース層の剥S後、基
板上のパターンの形成された厚い絶縁層は、リソグラフ
ィの限界よりも幅の狭い、深いトレンチを半導体材料中
にエツチングするためのトレンチR1Bマスクとして機
能する。
E、実施例
第1図ないし第4国に示した処理工程において、処理は
基板10から開始される。基板10はその上に光活性層
をコーティングでき、かつリソグラフィ手法によってパ
ターンを形成することのできる任意の材料である。たと
えば、基板10は半導体材料、ガラス、絶縁体、−大恩
光材料、金属またはこれらを組み合わせたものである。
基板10から開始される。基板10はその上に光活性層
をコーティングでき、かつリソグラフィ手法によってパ
ターンを形成することのできる任意の材料である。たと
えば、基板10は半導体材料、ガラス、絶縁体、−大恩
光材料、金属またはこれらを組み合わせたものである。
次に、リリース層12を基板10に貼付する。リリース
層12を基板から容易に除去できる材料で構成する。
層12を基板から容易に除去できる材料で構成する。
このような除去は湿式化学エツチング液によって、ある
いは酸素アッシング(灰化法)によって行なわれる。リ
リース層の基本的な機能はそれ自体の除去を容易とする
ことであるから、この層の上にこのあとで形成されるあ
らゆる層/構造も同様に除去される。B12を形成する
のに適した材料の例としては、フォトレジストが挙げら
れる。ひとつの例においては、AZ1350J[アメリ
カン・ヘキスト(American Hoechtst
)社の商標]というフォトレジストを、スピン・コー
ティングによって貼付し、その後、約200ないし25
0℃の温度において約30ないし60分間焼き付けるこ
とによって、約200ないし1000人のリリース層1
2を得た。約200人未満の厚さでは、リリース層は基
板10を高い信頼性でコーティングするには薄過ぎるこ
とになる。
いは酸素アッシング(灰化法)によって行なわれる。リ
リース層の基本的な機能はそれ自体の除去を容易とする
ことであるから、この層の上にこのあとで形成されるあ
らゆる層/構造も同様に除去される。B12を形成する
のに適した材料の例としては、フォトレジストが挙げら
れる。ひとつの例においては、AZ1350J[アメリ
カン・ヘキスト(American Hoechtst
)社の商標]というフォトレジストを、スピン・コー
ティングによって貼付し、その後、約200ないし25
0℃の温度において約30ないし60分間焼き付けるこ
とによって、約200ないし1000人のリリース層1
2を得た。約200人未満の厚さでは、リリース層は基
板10を高い信頼性でコーティングするには薄過ぎるこ
とになる。
リリース層12の形成後、この方法を継続し、感光材料
の薄い結像層14を、たとえばスピン・コーティングに
よって、第1図に示すように塗布する。結像層14の厚
さは0.8ないし3ミクロンの範囲で十分である0層1
4の材料の例はAZ1350Jフォトレジストである。
の薄い結像層14を、たとえばスピン・コーティングに
よって、第1図に示すように塗布する。結像層14の厚
さは0.8ないし3ミクロンの範囲で十分である0層1
4の材料の例はAZ1350Jフォトレジストである。
感光材料のコーテイング後、層にはりソグラフィ・ツー
ルのパターン露出、現像、洗浄および乾燥によって希望
するパターンが形成される。説明を簡単化するため、第
1図においては、横方向寸法がAである単一の開口16
が、はぼ水平な表面18およびほぼ垂直な表面20−2
0を有する居14内に示されている0寸法Aはリソグラ
フィで得られる最小の画像の大きさである。換言すると
、幅Aはリソグラフィ(X線、電子ビームなどを含む)
の解像度を限界まで上げることによって達成できる最小
の寸法である。次に、パターンの形成された感光材料の
層に硬化処理を施し、層14を熱的に安定させる。
ルのパターン露出、現像、洗浄および乾燥によって希望
するパターンが形成される。説明を簡単化するため、第
1図においては、横方向寸法がAである単一の開口16
が、はぼ水平な表面18およびほぼ垂直な表面20−2
0を有する居14内に示されている0寸法Aはリソグラ
フィで得られる最小の画像の大きさである。換言すると
、幅Aはリソグラフィ(X線、電子ビームなどを含む)
の解像度を限界まで上げることによって達成できる最小
の寸法である。次に、パターンの形成された感光材料の
層に硬化処理を施し、層14を熱的に安定させる。
深紫外線露出または約1ないし2分間の約200ないし
250℃の熱処理を、硬化処理に使用することができる
。他の層14の硬化方法は、この層をハロゲン・ガス・
プラズマにさらすことである。
250℃の熱処理を、硬化処理に使用することができる
。他の層14の硬化方法は、この層をハロゲン・ガス・
プラズマにさらすことである。
この硬化処理工程は、層14に以降の層を堆積させる際
に、この層14を構成している感光材料に泡が生じたり
、この層が溶融したり、流れたり、あるいは劣化するこ
とを防ぐために、公知のフォトレジストには必要である
。
に、この層14を構成している感光材料に泡が生じたり
、この層が溶融したり、流れたり、あるいは劣化するこ
とを防ぐために、公知のフォトレジストには必要である
。
この方法の次の工程は垂直表面20−20に側壁を確立
し、開口16の横方向寸法Aを、リソグラフィ単独で達
成できるものよりも小さくすることである。側壁技術は
以下の特許で例示されているように、公知である。本発
明の出願人の米国特許第4209349号はマスク内に
小さな開口を形成するのに、側壁技術を利用している。
し、開口16の横方向寸法Aを、リソグラフィ単独で達
成できるものよりも小さくすることである。側壁技術は
以下の特許で例示されているように、公知である。本発
明の出願人の米国特許第4209349号はマスク内に
小さな開口を形成するのに、側壁技術を利用している。
この方法によれば、第1の絶縁領域が基板上に形成され
、水平および垂直表面が得られる。第1層の材料とは異
なる材料の第2の絶縁体層が貼付され、第2の絶縁体の
水平領域が除去され、この層のきわめて幅の狭い領域だ
けが、第1の絶縁体の垂直表面領域および基板のそれぞ
れの領域に残るような態様で、RIEが施される。その
後、露出した基板の領域が熱酸化され、かつ希望するマ
スクの開口を最終的に形成するために、その部分の第2
の絶縁体層の領域が除去される。米国特許第33583
40号には、側壁の像転写を使用してサブミクロンのデ
バイスを作成する方法が記載されている。
、水平および垂直表面が得られる。第1層の材料とは異
なる材料の第2の絶縁体層が貼付され、第2の絶縁体の
水平領域が除去され、この層のきわめて幅の狭い領域だ
けが、第1の絶縁体の垂直表面領域および基板のそれぞ
れの領域に残るような態様で、RIEが施される。その
後、露出した基板の領域が熱酸化され、かつ希望するマ
スクの開口を最終的に形成するために、その部分の第2
の絶縁体層の領域が除去される。米国特許第33583
40号には、側壁の像転写を使用してサブミクロンのデ
バイスを作成する方法が記載されている。
サブミクロンの厚さの導電性フィルムが分離の隣接する
表面の間の垂直なステップに堆積され、次いで、導電性
フィルムの垂直ステップに隣接した部分だけが残るよう
になるまで、垂直にエツチングされる。導電体に覆われ
ていない他の分離は除去され、これによって、M OS
Ti界効果トランジスタのサブミクロンの幅のゲート
が得られる。本発明の出願人の米国特許第441980
9号および同第4419810号は、側壁を使用して狭
いゲートを画定することによって、自己整合電界効果ト
ランジスタを作成する方法を開示している。
表面の間の垂直なステップに堆積され、次いで、導電性
フィルムの垂直ステップに隣接した部分だけが残るよう
になるまで、垂直にエツチングされる。導電体に覆われ
ていない他の分離は除去され、これによって、M OS
Ti界効果トランジスタのサブミクロンの幅のゲート
が得られる。本発明の出願人の米国特許第441980
9号および同第4419810号は、側壁を使用して狭
いゲートを画定することによって、自己整合電界効果ト
ランジスタを作成する方法を開示している。
米国特許第446284.6号は側壁を使用して、埋込
絶縁分離領域のバーズ・ピークを最小限のものとするこ
とを開示している0本発明の出願人の米国特許第450
2914号は、垂直壁を有する高分子材料の構造体を提
供することによって、サブミクロンの構造体を作成する
方法を記載している。この垂直壁はサブミクロンの幅の
側壁構造を作成するのに役立つものである。側壁構造は
マスクとして、直接使用される。ネガ・リソグラフィを
行なうため、他の層が側壁構造に貼付され、側壁構造の
ピーク部分が露出するまで、部分的に除去される。その
後、側壁構造自体が除去され、結果として得られる開口
が集積回路装置を製造するためのマスク開口として使用
される。
絶縁分離領域のバーズ・ピークを最小限のものとするこ
とを開示している0本発明の出願人の米国特許第450
2914号は、垂直壁を有する高分子材料の構造体を提
供することによって、サブミクロンの構造体を作成する
方法を記載している。この垂直壁はサブミクロンの幅の
側壁構造を作成するのに役立つものである。側壁構造は
マスクとして、直接使用される。ネガ・リソグラフィを
行なうため、他の層が側壁構造に貼付され、側壁構造の
ピーク部分が露出するまで、部分的に除去される。その
後、側壁構造自体が除去され、結果として得られる開口
が集積回路装置を製造するためのマスク開口として使用
される。
層14内の開口16の大きさを小さくするため(第2図
)、コンフォーマル層22がパターンの形成された感光
性層14、およびその内部の開口16によって露出され
たリリース層12の部分に形成される。コンフォーマル
層の材料はポリシリコン、Sl、0.、二酸化シリコン
、チッ化シリコン、オキシチッ化シリコンまたはこれら
を組み合わせたものである。一般に、コンフォーマル層
22はパターンの形成された感光性層14の劣化を生じ
させない程度の十分低い温度で堆積できる任意の材料で
ある。層22を形成するのに好ましい材料は、ヘキサメ
チルジシラザン(HMDS)のプラズマ堆積によって得
られる51xOyである。
)、コンフォーマル層22がパターンの形成された感光
性層14、およびその内部の開口16によって露出され
たリリース層12の部分に形成される。コンフォーマル
層の材料はポリシリコン、Sl、0.、二酸化シリコン
、チッ化シリコン、オキシチッ化シリコンまたはこれら
を組み合わせたものである。一般に、コンフォーマル層
22はパターンの形成された感光性層14の劣化を生じ
させない程度の十分低い温度で堆積できる任意の材料で
ある。層22を形成するのに好ましい材料は、ヘキサメ
チルジシラザン(HMDS)のプラズマ堆積によって得
られる51xOyである。
典型的な場合、層22は第1図の構造を有する基板をプ
ラズマ堆積システム内に取り付け、液体HMDSを処理
チェンバに導入し、その内部に、液体HM D SをH
MDSプラズマに変換するのに必要な電界を発生させる
ことによって形成される。
ラズマ堆積システム内に取り付け、液体HMDSを処理
チェンバに導入し、その内部に、液体HM D SをH
MDSプラズマに変換するのに必要な電界を発生させる
ことによって形成される。
HM D Sは第1図の構造に堆積し、5ixty化合
物を有するプラズマ堆積HM D Sの共形で均一な層
22をもたらす。層22の厚さBは感光材料層14のリ
ソグラフィ画像の大きさの希望する縮尺によって決定さ
れる。典型的な場合、超大規模集積回路の製造において
、層22の厚さは0.01ないし0.6ミクロンの範囲
である。層22の厚さの下限は、514のほぼ垂直な壁
部分20に関連するステップを良好に覆うための要件、
ならびに藩閥としての層22の可能性によって決定され
る。層22の厚さの上限は、層14内の開口16の大き
さの希望する縮小率によって決定される。
物を有するプラズマ堆積HM D Sの共形で均一な層
22をもたらす。層22の厚さBは感光材料層14のリ
ソグラフィ画像の大きさの希望する縮尺によって決定さ
れる。典型的な場合、超大規模集積回路の製造において
、層22の厚さは0.01ないし0.6ミクロンの範囲
である。層22の厚さの下限は、514のほぼ垂直な壁
部分20に関連するステップを良好に覆うための要件、
ならびに藩閥としての層22の可能性によって決定され
る。層22の厚さの上限は、層14内の開口16の大き
さの希望する縮小率によって決定される。
開口の大きさの縮小率は、2B/Aという係数によって
左右される。換言すると、開口の大きさが3ミクロンで
ある場合、開口16の大きさを66゜6%縮小する(孔
の実際の大きさを1ミクロンに縮小する)には、1ミク
ロンの厚さのHMDSが堆積される。コンフォーマル層
22を形成したのち、異方性エツチングを行なうことに
より、はぼ水平な表面のすべてから除去し、層14のほ
ぼ垂直な表面にだけ残るようにする。ハロゲン含有エツ
チング・ガスによって、rtlEを行なってもかまわな
い。適切なエツチング・ガスのひとつは、CF4である
。第3図は結果として得られる構造を示すものであって
、24で表わす層22の未エツチング部分は、層14の
垂直表面20上で側壁としての役割を果たす。開口の垂
直表面の内面に側壁24を確立することにより、開口1
6の大きさは第3図のCで示されている新しい寸法に縮
小される。パラメータA、BおよびCの間の関係は、C
=A−2Bで与えられる。
左右される。換言すると、開口の大きさが3ミクロンで
ある場合、開口16の大きさを66゜6%縮小する(孔
の実際の大きさを1ミクロンに縮小する)には、1ミク
ロンの厚さのHMDSが堆積される。コンフォーマル層
22を形成したのち、異方性エツチングを行なうことに
より、はぼ水平な表面のすべてから除去し、層14のほ
ぼ垂直な表面にだけ残るようにする。ハロゲン含有エツ
チング・ガスによって、rtlEを行なってもかまわな
い。適切なエツチング・ガスのひとつは、CF4である
。第3図は結果として得られる構造を示すものであって
、24で表わす層22の未エツチング部分は、層14の
垂直表面20上で側壁としての役割を果たす。開口の垂
直表面の内面に側壁24を確立することにより、開口1
6の大きさは第3図のCで示されている新しい寸法に縮
小される。パラメータA、BおよびCの間の関係は、C
=A−2Bで与えられる。
開口16の垂直表面に側壁24を確立したのち、縮小さ
れた開口16によって露出させられたリリース層12の
部分が、たとえば層14の水平表面からの層22の除去
を容易化したものと同じエツチング液種または02プラ
ズマのいずれがを使用したRIEによって除去される。
れた開口16によって露出させられたリリース層12の
部分が、たとえば層14の水平表面からの層22の除去
を容易化したものと同じエツチング液種または02プラ
ズマのいずれがを使用したRIEによって除去される。
このようにして製造された側壁24と組み合わされた感
光性マスクは、リソグラフィ単独で得られるものよりも
相当程度縮小された寸法の開口を有する新しいマスク(
ステンシル)を構成する。
光性マスクは、リソグラフィ単独で得られるものよりも
相当程度縮小された寸法の開口を有する新しいマスク(
ステンシル)を構成する。
新しいマスクはさまざまな用途に役立つ。たとえば、第
4図に示すように、基板10のきわめて幅が狭く、小さ
な領域26に注入を行なうためのイオン注入マスクとし
て使用することができる。新しいマスクの他の用途は、
基板10にきわめて狭い/深いトレンチをエツチングす
るエツチング・マスクとしてのものである。他の用途は
、基板およびその上にあるステンシル構造に低温酸化を
施すことによって、幅がほぼ寸法Cに等しい、バーズ・
ピークおよびバーズ・ヘッドのない埋込絶縁分離を成長
させることである。新しいマスクのさらに他の用途は、
基板に対して高度に局在した電気接点を確立するための
、接触(剥離)マスクとしてのものである。マスクの他
の用途は、基板上に幅Cの狭い導線または絶縁体線を形
成することである。
4図に示すように、基板10のきわめて幅が狭く、小さ
な領域26に注入を行なうためのイオン注入マスクとし
て使用することができる。新しいマスクの他の用途は、
基板10にきわめて狭い/深いトレンチをエツチングす
るエツチング・マスクとしてのものである。他の用途は
、基板およびその上にあるステンシル構造に低温酸化を
施すことによって、幅がほぼ寸法Cに等しい、バーズ・
ピークおよびバーズ・ヘッドのない埋込絶縁分離を成長
させることである。新しいマスクのさらに他の用途は、
基板に対して高度に局在した電気接点を確立するための
、接触(剥離)マスクとしてのものである。マスクの他
の用途は、基板上に幅Cの狭い導線または絶縁体線を形
成することである。
目的とする用途の新しいマスクが完成したら、リリース
層12を利用して、マスクを基板から除去する。リリー
ス層12を適切なエツチング液、たとえば硝酸、硫酸ま
たは熱石炭酸などの熱酸化酸にさらすことによって、リ
リース層を基板の表面から剥難し、これによって重畳層
14および関連する側壁24を除去する。あるいはまた
、感光性層14およびリリース層12を、酸素プラズマ
によって同時に除去することもできる。残留する側壁2
4を、機械的手段、CF4プラズマ・エツチングまたは
液体塩基内での洗浄などによって除去する。
層12を利用して、マスクを基板から除去する。リリー
ス層12を適切なエツチング液、たとえば硝酸、硫酸ま
たは熱石炭酸などの熱酸化酸にさらすことによって、リ
リース層を基板の表面から剥難し、これによって重畳層
14および関連する側壁24を除去する。あるいはまた
、感光性層14およびリリース層12を、酸素プラズマ
によって同時に除去することもできる。残留する側壁2
4を、機械的手段、CF4プラズマ・エツチングまたは
液体塩基内での洗浄などによって除去する。
第5図には、リソグラフィ単独で可能なものよりも小さ
い開口を有する非腐食性のステンシルを製造する他の方
法が示されている。この方法においては、アンダレイヤ
30が基板10とリリース層12の間に形成される。(
この実施例においては、リリース層12を省いてもかま
わない。)アンダレイヤ30は感光性層14よりもかな
り厚いものである。たとえば、基板材料が半導体である
場合、アンダレイヤはポリイミドまたはフォトレジスト
などの絶縁体である。リリース層12と、第1図ないし
第4図に関連して上述した態様の側壁24を有する感光
性層14とで構成されたステンシル先駆物質を形成した
のち、この方法を改変し、アンダレイヤ30に異方性エ
ツチングを行なって、層14内の開口16をアンダレイ
ヤ30に転写して、開口32を得る。アンダレイヤがポ
リイミドの場合、このエツチングはo2プラズマを使用
して行なわれる。非腐食性マスク30の画定後、第4図
の説明で詳述したようにリリース層を剥離することによ
って、重畳構造を除去する。このようにして画定された
アンダレイヤ30は、たとえば基板10に深く、きわめ
て幅の狭いトレンチをエツチングするための厚い非腐食
性のマスクとして役立つ。このようなトレンチのひとつ
が、第5図に参照番号34で示されている。トレンチ3
4は非奮食性マスクがきわめて厚いため、はぼ完璧な垂
直壁を有している。
い開口を有する非腐食性のステンシルを製造する他の方
法が示されている。この方法においては、アンダレイヤ
30が基板10とリリース層12の間に形成される。(
この実施例においては、リリース層12を省いてもかま
わない。)アンダレイヤ30は感光性層14よりもかな
り厚いものである。たとえば、基板材料が半導体である
場合、アンダレイヤはポリイミドまたはフォトレジスト
などの絶縁体である。リリース層12と、第1図ないし
第4図に関連して上述した態様の側壁24を有する感光
性層14とで構成されたステンシル先駆物質を形成した
のち、この方法を改変し、アンダレイヤ30に異方性エ
ツチングを行なって、層14内の開口16をアンダレイ
ヤ30に転写して、開口32を得る。アンダレイヤがポ
リイミドの場合、このエツチングはo2プラズマを使用
して行なわれる。非腐食性マスク30の画定後、第4図
の説明で詳述したようにリリース層を剥離することによ
って、重畳構造を除去する。このようにして画定された
アンダレイヤ30は、たとえば基板10に深く、きわめ
て幅の狭いトレンチをエツチングするための厚い非腐食
性のマスクとして役立つ。このようなトレンチのひとつ
が、第5図に参照番号34で示されている。トレンチ3
4は非奮食性マスクがきわめて厚いため、はぼ完璧な垂
直壁を有している。
それ故、この発明によれば、上述の目的および利点を完
全に満たすことのできる、リソグラフィ画像の大きさを
縮小する方法が提供される。この方法によって、リソグ
ラフィ画像の大きさを、リソグラフィ・ツールの改善に
よってもたらされる改善されたりソグラフイの解像度を
超えたところまで縮小することが可能となる。換言すれ
ば、この方法を広く、しかも将来にわたって適用して、
リソグラフィの画像の解像度を、ツールの改善によって
もたらされるものよりもはるかに進歩させることが可能
となる。
全に満たすことのできる、リソグラフィ画像の大きさを
縮小する方法が提供される。この方法によって、リソグ
ラフィ画像の大きさを、リソグラフィ・ツールの改善に
よってもたらされる改善されたりソグラフイの解像度を
超えたところまで縮小することが可能となる。換言すれ
ば、この方法を広く、しかも将来にわたって適用して、
リソグラフィの画像の解像度を、ツールの改善によって
もたらされるものよりもはるかに進歩させることが可能
となる。
F0発明の効果
この発明はりソグラフイによって可能な大きさよりも小
さなものまで、リソグラフィの解像度を拡張することに
よって、リソグラフィの画像の大きさを削減するという
要望を十分に満たすものである。
さなものまで、リソグラフィの解像度を拡張することに
よって、リソグラフィの画像の大きさを削減するという
要望を十分に満たすものである。
第1図ないし第4図は、リソグラフィの限界によって決
定されるものよりも小さい開口を有するマスク/ステン
シルを形成するための方法の一実施例を段階的に示す断
面図である。 第5図は、上記の図面で示した処理工程を延長したもの
の断面図である。 10・・・・基板、12・・・・リリース層、14・・
・・結像層、16.32・・・・開口、18・・・・水
平な表面、20・・・・垂直な表面、22・・・・コン
フォーマル居、24・・・・側壁、26・・・・注入領
域、30・・・・フンダレイヤ、34・・・・トレンチ
。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
定されるものよりも小さい開口を有するマスク/ステン
シルを形成するための方法の一実施例を段階的に示す断
面図である。 第5図は、上記の図面で示した処理工程を延長したもの
の断面図である。 10・・・・基板、12・・・・リリース層、14・・
・・結像層、16.32・・・・開口、18・・・・水
平な表面、20・・・・垂直な表面、22・・・・コン
フォーマル居、24・・・・側壁、26・・・・注入領
域、30・・・・フンダレイヤ、34・・・・トレンチ
。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (2)
- (1)リソグラフィで得られるよりも小さな開口を有す
るマスクを形成する方法であつて、 感光材料で被覆された基板を用意し、 実質的に垂直な壁と、リソグラフィの解像度の限界によ
って決定される最小の寸法とを有する開口を形成するた
めに上記感光材料にパターンを形成し、 上記の垂直な壁を含む結果構造体上にコンフォーマル層
を形成し、 上記垂直な壁上に上記コンフォーマル層の材料を残存さ
せるように上記コンフォーマル層に異方性エッチングを
施すこと、を特徴とするマスク形成方法。 - (2)上記コンフォーマル層の材料は二酸化シリコン、
Si_xO_y、チッ化シリコン、オキシチッ化シリコ
ン、又はポリシリコンであることを特徴とする特許請求
の範囲第(1)項記載のマスク形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/924,223 US4707218A (en) | 1986-10-28 | 1986-10-28 | Lithographic image size reduction |
US924223 | 1986-10-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63116430A true JPS63116430A (ja) | 1988-05-20 |
JP2553078B2 JP2553078B2 (ja) | 1996-11-13 |
Family
ID=25449914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62117263A Expired - Lifetime JP2553078B2 (ja) | 1986-10-28 | 1987-05-15 | マスク形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4707218A (ja) |
EP (1) | EP0265638A3 (ja) |
JP (1) | JP2553078B2 (ja) |
CA (1) | CA1250669A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6144058A (en) * | 1990-03-08 | 2000-11-07 | Fujitsu Limited | Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor |
JP2007503720A (ja) * | 2003-08-26 | 2007-02-22 | ラム リサーチ コーポレーション | フィーチャ微小寸法の低減 |
JP2010050376A (ja) * | 2008-08-25 | 2010-03-04 | Tokyo Electron Ltd | 基板処理方法 |
JP2011091362A (ja) * | 2009-09-28 | 2011-05-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
JP2014138066A (ja) * | 2013-01-16 | 2014-07-28 | Canon Inc | 固体撮像装置及びその製造方法 |
JP2017103395A (ja) * | 2015-12-03 | 2017-06-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
US9806124B2 (en) | 2013-01-16 | 2017-10-31 | Canon Kabushiki Kaisha | Solid state image pickup apparatus and method for manufacturing the same |
Families Citing this family (154)
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