JP3324832B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP3324832B2 JP18644693A JP18644693A JP3324832B2 JP 3324832 B2 JP3324832 B2 JP 3324832B2 JP 18644693 A JP18644693 A JP 18644693A JP 18644693 A JP18644693 A JP 18644693A JP 3324832 B2 JP3324832 B2 JP 3324832B2
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、素子分離構造を有す
る半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路を製造する上で、動作時
に素子間の電気的な干渉をなくして個々の素子を完全に
独立して制御するために各素子間を電気的に分離する素
子分離構造を形成する必要がある。素子分離構造を形成
する方法としては、一般にＬＯＣＯＳ（Local Oxidatio
n of Silicon）法が広く知られており、数々の改良法が
広く用いられている。
【０００３】一般にＬＯＣＯＳ法では、素子分離の効果
を向上すべく、素子分離酸化膜の下側にチャネルストッ
パ領域が設けられる。しかし、チャネルストッパ領域は
素子分離酸化膜の下面に接するように形成されるため、
基板表面から比較的浅い位置に形成されることとなる。
また、このチャネルストッパ領域と基板とから構成され
るｐ−ｎ接合部に寄生容量が生じる。結果として、基板
表面に形成された素子に近い位置で寄生容量が生じるこ
ととなる。この寄生容量により、たとえばバイポーラト
ランジスタをＬＯＣＯＳ法による素子分離酸化膜で分離
する場合、バイポーラトランジスタの高速動作が妨げら
れることとなる。
【０００４】そこで、バイポーラトランジスタを他の素
子から分離する素子分離構造には、一般にトレンチ分離
が用いられる。しかし、トレンチのみにより分離する構
造では、後工程で形成されるＡｌ（アルミニウム）配線
と基板との間に寄生容量が生じやすくなる。そこで、Ａ
ｌ配線と基板との間に厚い酸化膜、たとえばＬＯＣＯＳ
による素子分離酸化膜を形成しておく必要がある。
【０００５】かかる状況を鑑みて、バイポーラトランジ
スタを他の素子から分離する素子分離構造には、ＬＯＣ
ＯＳによる素子分離酸化膜とトレンチとの組合せ構造が
採用される。
【０００６】以下、同一半導体基板上にバイポーラトラ
ンジスタとＣＭＯＳ（Complementary Metal Oxide Simi
conductor ）トランジスタとを備えたＢｉ−ＣＭＯＳ構
造に用いられる素子分離構造を従来の半導体装置として
説明する。
【０００７】図５１は、従来の半導体装置の構成を示す
Ｂｉ−ＣＭＯＳ構造の概略断面図である。図５１を参照
して、Ｂｉ−ＣＭＯＳ構造は、同一半導体基板上にバイ
ポーラトランジスタ領域５５０と、ｐＭＯＳトランジス
タ領域５６０と、ｎＭＯＳトランジスタ領域５７０と、
素子分離領域５２０とを有している。
【０００８】なおここで素子分離領域５２０とは、主に
バイポーラトランジスタ領域５５０とＣＭＯＳトランジ
スタ領域５６０、５７０とを分離する領域である。
【０００９】まず、バイポーラトランジスタ領域５５０
において、ｐ- シリコン基板５２１の表面上にはｎ+ 埋
込層５２３が形成されている。このｎ+ 埋込層５２３の
表面上には、ｎ- エピタキシャル成長層５２５とｎ+ コ
レクタウォール領域５２３ａとが形成されている。
【００１０】ｎ- エピタキシャル成長層５２５の表面に
は、ベース領域５５１とｎ+ エミッタ電極領域５５３と
が形成されている。このｎ+ エミッタ電極領域５５３
は、その周囲をベース領域５５１に包囲されている。ベ
ース領域５５１はｐ+ ベース領域５５１ａとｐ型ベース
領域５５１ｂとの２層構造よりなっている。
【００１１】このベース領域５５１の表面に接するよう
にベース電極引出用の導電層５３５が形成されている。
このベース電極引出用の導電層５３５の表面は絶縁層５
３７によって覆われている。この絶縁層５３７に設けら
れたコンタクトホール５３７ｆを通じてｎ+ エミッタ電
極領域５５３の表面に接するようにエミッタ電極引出用
の導電層５３９が形成されている。またｎ+ コレクタウ
ォール領域５２３ａの表面に接するように、これら絶縁
層５３７、５４１の２層に設けられたコンタクトホール
５４１ａを通じて導電層５４３が形成されている。
【００１２】次にｐＭＯＳトランジスタ領域５６０にお
いて、ｐ- シリコン基板５２１の表面上には、ｎ+ 埋込
層５２３が形成されている。このｎ+ 埋込層５２３の表
面上には、ｎ- エピタキシャル成長層５２５が形成され
ている。このｎ- エピタキシャル成長層５２５の表面に
ｐＭＯＳトランジスタが形成されている。
【００１３】ｐＭＯＳトランジスタは、ゲート酸化膜５
６１と、ゲート電極５６３と、１対のｐ+ ソース／ドレ
イン領域５６５とを有している。１対のｐ+ ソース／ド
レイン領域５６５は、ｎ- エピタキシャル成長層５２５
の表面に所定の距離を介在して形成されている。この１
対のｐ+ ソース／ドレイン領域５６５に挟まれる領域上
にはゲート酸化膜５６１を介在してゲート電極５６３が
形成されている。
【００１４】このｐＭＯＳトランジスタを覆うように絶
縁層５３７、５４１が形成されている。この絶縁層５３
７、５４１の２層を突抜けて１対のｐ+ ソース／ドレイ
ン領域５６５の一部表面に達するコンタクトホール５４
１ｂが形成されている。このコンタクトホール５４１ｂ
を通じてｐ+ ソース／ドレイン領域５６５と接するよう
に導電層５６９が形成されている。
【００１５】ｎＭＯＳトランジスタ領域５７０において
は、ｐ- シリコン基板５２１の表面上に、ｐ+ 埋込層５
２４が形成されている。このｐ+ 埋込層５２４の表面上
には選択的にイオン注入してつくるｐ型領域５２７が形
成されている。この選択的にイオン注入してつくるｐ型
領域５２７の表面にｎＭＯＳトランジスタが形成されて
いる。
【００１６】ｎＭＯＳトランジスタは、ゲート酸化膜５
７１と、ゲート電極５７３と、１対のｎ+ ソース／ドレ
イン領域５７５とを有している。１対のｎ+ ソース／ド
レイン領域５７５は、選択的にイオン注入してつくるｐ
型領域５２７の表面に所定の距離を介在して形成されて
いる。この１対のｎ+ ソース／ドレイン領域５７５に挟
まれる領域上にはゲート酸化膜５７１を介在してゲート
電極５７３が形成されている。
【００１７】ｎＭＯＳトランジスタを覆うように絶縁層
５３７、５４１が形成されている。この絶縁層５３７、
５４１の２層を突抜けて１対のｎ+ ソース／ドレイン領
域５７５の一部表面に達するコンタクトホール５４１ｃ
が形成されている。このコンタクトホール５４１ｃを通
じてｎ+ ソース／ドレイン領域５７５と接するように導
電層５７９が形成されている。
【００１８】素子分離領域５２０においては、ｎ- エピ
タキシャル成長層５２５の表面上に素子分離酸化膜５０
１ｂが形成されている。この素子分離酸化膜５０１ｂに
は、ｎ- エピタキシャル成長層５２５の表面に達する貫
通孔５０７ａが形成されている。この貫通孔５０７ａの
底部には、ｎ- エピタキシャル成長層５２５とｎ+ 埋込
層５２３とを突抜けてｐ- シリコン基板５２１の所定深
さ位置に達する溝５０７ｂが形成されている。
【００１９】この溝５０７ｂの内壁を覆うように所定の
膜厚でシリコン酸化膜５０７ｂが形成されている。また
溝５０７ｂを埋込み、その上部表面が貫通孔５０７ａの
領域内に位置する充填層５１７ａが形成されている。こ
の充填層５１７ａは、不純物の注入されていない多結晶
シリコン層よりなっている。また充填層５１７ａの上部
表面上にはシリコン酸化膜５１９が形成されている。
【００２０】なお、溝５０７ｂの下側領域には、ｐ+ チ
ャネルストッパ領域５１５がｐ- シリコン基板５２１に
形成されている。
【００２１】次に、従来の半導体装置の製造方法につい
て説明する。図５２〜図６４は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図５２を
参照して、ｐ- シリコン基板５２１の表面上にｎ+ 埋込
層５２３とｎ- エピタキシャル成長層５２５とが順に積
層して形成される。このｎ-エピタキシャル成長層５２
５の表面上に熱酸化によりシリコン酸化膜５０１ａが形
成される。またこのシリコン酸化膜５０１ａの表面上に
は所望の形状にパターニングされたシリコン窒化膜５０
２がＣＶＤ（Chemical Vapor Deposition ）法などによ
り形成される。このシリコン窒化膜５０２をマスクとし
て選択的に熱酸化処理が施される。
【００２２】図５３を参照して、この熱酸化処理によ
り、ｎ- エピタキシャル成長層５２５の表面に素子分離
酸化膜５０１ｂが形成される。この後、シリコン窒化膜
５０２が除去される。
【００２３】図５４を参照して、シリコン窒化膜の除去
により、シリコン酸化膜５０１ａおよび素子分離酸化膜
５０１ｂの表面が露出する。
【００２４】図５５を参照して、基板の表面全面にシリ
コン窒化膜５０３とシリコン酸化膜５０５とがＣＶＤ法
により順に積層して形成される。
【００２５】図５６を参照して、フォトリソグラフィ法
およびＲＩＥ（Reactve Ion Etching ）法を用いてシリ
コン酸化膜５０５とシリコン窒化膜５０３とを貫通する
開孔５０７ｃが形成される。この開孔５０７ｃから露出
する素子分離酸化膜５０１ｂに、素子分離酸化膜５０１
ｂを貫通する貫通孔５０７ａが形成される。この貫通孔
５０７ａから露出するｎ- エピタキシャル成長層５２５
の表面に異方性エッチングが施される。このエッチング
により、ｎ- エピタキシャル成長層５２５とｎ + 埋込層
５２３との２層を突抜けてｐ- シリコン基板５２１の所
定深さ位置にまで達する溝５０７ｂが形成される。
【００２６】図５７を参照して、溝５０７ｂ形成時のエ
ッチングにより溝５０７ｂの内壁面に荒れが生じる。こ
の荒れを除去するために、まず熱酸化処理が施される。
この熱酸化処理により、溝５０７ｂの内壁は酸化され
る。この酸化により、溝５０７ｂの内壁面を覆うシリコ
ン酸化膜５１１が形成される。このシリコン酸化膜５１
１を除去すべくウエットエッチングが施される。このシ
リコン酸化膜５１１の除去により溝５０７ｂの内壁面の
荒れが除去される。
【００２７】図５８を参照して、このウエットエッチン
グにより、溝５０７ｂの内壁面を覆うシリコン酸化膜５
１１が除去されるとともに、素子分離酸化膜５０１ｂお
よびシリコン酸化膜５０５もある程度エッチング除去さ
れる。すなわち、ウエットエッチングは等方性のエッチ
ングであるため、素子分離酸化膜５０１ｂは貫通孔５０
７ａの壁面から横方向にエッチング除去される。またシ
リコン酸化膜５０５はその表面から等方的に所定量エッ
チング除去される。
【００２８】図５９を参照して、再度、熱酸化処理が施
される。これにより、溝５０７ｂの内壁面は酸化され
て、溝５０７ｂの内壁面を覆うシリコン酸化膜５１３が
形成される。基板の表面全面にイオン注入が施され、溝
５０７ｂの底壁下部におけるｐ - シリコン基板５２１に
ｐ型のイオンが注入される。ｐ- シリコン基板５２１に
注入されたイオンを活性化・拡散させることにより、ｐ
+ チャネルストッパ領域５１５が形成される。
【００２９】図６０を参照して、溝５０７ｂ、貫通孔５
０７ａ、開孔５０７ｃを埋込むようにシリコン酸化膜５
０５の表面全面に不純物の注入されていない多結晶シリ
コン膜５１７がＣＶＤ法により形成される。この後、こ
の多結晶シリコン膜５１７の全面にエッチングが施され
る。
【００３０】図６１を参照して、このエッチングによ
り、溝５０７ｂ内を満たすように、かつ貫通孔５０７ａ
の領域内にその上部表面が位置するように充填層５１７
ａが形成される。なお、この多結晶シリコン膜５１７の
エッチング時においてシリコン酸化膜５０５はエッチン
グストッパの役割を成す。この後、シリコン酸化膜５０
５が除去される。
【００３１】図６２を参照して、シリコン酸化膜５０５
が除去されるため、シリコン窒化膜５０３の表面が露出
する。
【００３２】図６３を参照して、シリコン窒化膜５０３
を残した状態で熱酸化により充填層５１７ａの上部表面
にシリコン酸化膜５１９が形成される。このシリコン酸
化膜５１９により貫通孔５０７ａ内はほぼ完全に埋込ま
れる。またこのシリコン酸化膜５１９形成時の熱酸化処
理時において、シリコン窒化膜５０３は、シリコン基板
内への酸化種の導入を防止してシリコン基板が過剰に酸
化されることを防止する役割をなしている。この後、シ
リコン窒化膜５０３がエッチングにより除去されて図６
４に示す状態となる。
【００３３】
【発明が解決しようとする課題】上記のような素子分離
酸化膜５０１ｂとトレンチ（溝）５０７ｂとを組合わせ
た素子分離構造には、バイポーラトランジスタの高速動
作を維持でき、かつ接合リーク電流の発生を防止できる
という利点を有する。まず、その利点について説明す
る。
【００３４】素子分離酸化膜５０１ｂとトレンチ（溝）
５０７ｂとを組合わせた素子分離構造においては、チャ
ネルストッパ領域５１５が溝５０７ｂの下側領域に形成
され、またチャネルストッパ領域５１５はｐ- シリコン
基板５２１内に形成される。このため、ｐ+ チャネルス
トッパ領域５１５と基板間でｐ−ｎ接合が形成されるこ
とはない。それゆえ、ｐ+ チャネルストッパ領域５１５
による寄生容量が生じることもなく、バイポーラトラン
ジスタの高速動作が維持され得る。
【００３５】また、ｐ+ チャネルストッパ領域５１５が
溝５０７ｂの下側領域に形成される。このため、ｐ+ チ
ャネルストッパ領域５１５と基板表面上に形成される素
子（たとえばバイポーラトランジスタ）との距離を大き
く確保することかできる。よって、仮にｐ+ チャネルス
トッパ領域５１５と基板との間でｐ−ｎ接合が形成され
て寄生容量が生じても、この寄生容量が基板表面に形成
された素子に与える影響は小さくなる。したがって、各
素子間の電気的分離の効果を向上させるとともに、バイ
ポーラトランジスタの高速動作も維持することができる
という利点を有する。
【００３６】
【００３７】従来の素子分離構造は、上記に述べた利点
を有する反面、以下に述べる問題点を有している。
【００３８】従来の半導体装置の製造方法では、図５５
に示すように素子分離酸化膜５０１ｂが形成された後、
シリコン窒化膜５０３とシリコン酸化膜５０５とが順に
積層して形成される。このシリコン酸化膜５０５は、図
６０、図６１の工程で多結晶シリコン膜５１７をエッチ
バックする際にエッチングストッパの役割をなす。ま
た、シリコン窒化膜５０３は、図６２、図６３の工程
で、シリコン酸化膜５１９形成時の熱酸化処理時にｎ-
エピタキシャル成長層５２５などの下層へ酸化種が導入
されることを防止して下層の酸化を防止する役割をな
す。
【００３９】このシリコン窒化膜５０３とシリコン酸化
膜５０５とが形成された後に図５７、図５８の工程で、
溝５０７ｂの内壁面の荒れが除去される。すなわち、一
旦、溝５０７ｂ内にシリコン酸化膜５１１を形成した
後、このシリコン酸化膜５１１がウエットエッチングに
より除去される。
【００４０】仮に、この溝５０７ｂ内の荒れを除去する
ことなく、素子分離構造を形成すると、図６５に示すよ
うに溝５０７ｂの荒れに沿って矢印Ｂ方向に容易に電子
などが移動してしまう。このように素子分離領域を挟ん
で隣接する素子間を電子などが移動しやすくなると、素
子間の電気的分離の能力が著しく低下してしまう。この
ため、素子間の電気的分離の能力の低下を防止するうえ
で、溝５０７ｂ内の荒れを除去する必要がある。
【００４１】しかし、図５７、図５８の工程におけるシ
リコン酸化膜５１１のウエットエッチングは等方性エッ
チングである。それゆえ、貫通孔５０７ａにおいて露出
する素子分離酸化膜５０１ｂも同時にある程度除去され
てしまう。
【００４２】図５８を参照して、この素子分離酸化膜５
０１ｂが等方的にエッチングされることにより、貫通孔
５０７ａの開口径ＷA は、シリコン窒化膜５０３の開口
径Ｗ B よりも大きくなってしまう。この状態で、溝５０
７ｂ内を埋込むべくＣＶＤ法などにより多結晶シリコン
層５１７を形成すると図６６に示すようになる。
【００４３】図６６を参照して、すなわちＣＶＤ法で
は、全表面上にほぼ均一な膜厚で多結晶シリコン膜５１
７が形成される。言換えれば、素子分離酸化膜５０１ｂ
とシリコン窒化膜５０３とから構成される側壁段差の形
状を反映するように多結晶シリコン膜５１７が形成され
る。結果として、貫通孔５０７ａ内が完全に埋込まれる
前に開孔５０７ｃ内が埋込まれてしまい、貫通孔５０７
ａ内に空洞５１７ｂが生じてしまう。この空洞５１７ｂ
が生じた状態で多結晶シリコン膜５１７にエッチバック
が施されると図６７に示すようになる。
【００４４】図６７を参照して、多結晶シリコン膜５１
７のエッチングにより形成される充填層５１７ａの上部
表面に空洞による凹部５１７ｃが生じてしまう。このた
め、この充填層５１７ａの上部表面に酸化膜５１９が形
成されると、図６８に示すようにシリコン酸化膜５１９
の表面にも凹部５１９ｃが生じてしまう。
【００４５】このようにシリコン酸化膜５１９の表面に
凹部５１９ｃが生じた場合、この基板上で導電層をパタ
ーニングする際、この凹部５１９ｃに導電層の残渣が生
じてしまう。
【００４６】図６９は、この凹部に残渣が生じた様子を
示す図５１のバイポーラ領域と素子分離領域とに対応す
る概略断面図である。また図７０は、図６９の矢印Ｃ方
向から視た概略平面図である。なお、図７０のＡ−Ａ線
に沿う断面が図６９に対応する。
【００４７】図６９と図７０を参照して、たとえばベー
ス電極引出用の導電層５３５を形成する場合、基板全面
に導電層を形成した後、導電層をパターニングすべく、
この導電層に異方性エッチングが施される。この異方性
エッチングは、段差部の側壁に残渣を生じやすいエッチ
ング方法である。ゆえに凹部５１９ｃに沿って導電層５
３５の残渣５３５ｒが生じる。
【００４８】凹部５１９ｃに沿って残渣５３５ｒが生じ
た場合、隣接する導電層が残渣５３５ｒによってショー
トされてしまう。具体的には、図７０に示すように素子
分離領域を挟んで隣接するバイポーラトランジスタのベ
ース電極引出用の導電層５３５ａと５３５ｂとがショー
トされてしまう。
【００４９】このように従来の半導体装置としての素子
分離構造では、凹部内に残存する残渣によって各導電層
がショートしてしまうという問題点があった。
【００５０】本発明は、上記のような問題点を解決する
ためになされたもので、高い電気的分離の能力を有し、
かつ各導電層がショートされることのない電気的信頼性
の高い半導体装置およびその製造方法を提供することを
目的とする。
【００５１】
【課題を解決するための手段】本発明の半導体装置は、
溝と素子分離酸化膜との組み合わせによる素子分離構造
を有する半導体装置であって、シリコン基板と、素子分
離酸化膜と、第１の絶縁層と、被覆層と、充填層と、第
２の絶縁層とを備えている。シリコン基板は主表面を有
し、かつその主表面に形成された溝を有している。素子
分離酸化膜はシリコン基板の主表面に形成され、かつ溝
に通じる貫通孔を有している。第１の絶縁層は溝の内壁
面を覆っている。被覆層は、貫通孔内における素子分離
酸化膜の壁面のみを覆うように形成されている。充填層
は溝を満たし、かつその上部表面が貫通孔内に位置して
いる。第２の絶縁層は貫通孔を満たすように充填層の上
部表面上に形成されている。
【００５２】本発明の１の局面に従う半導体装置の製造
方法は、溝と素子分離酸化膜との組み合わせによる素子
分離構造を有する半導体装置の製造方法であって、以下
の工程を備えている。
【００５３】まずシリコン基板の主表面上に形成された
素子分離酸化膜に達する開孔を有し、かつシリコン酸化
物とは被エッチング特性の異なる保護層が素子分離酸化
膜上に形成される。そして開孔に通じるように素子分離
酸化膜を貫通し、かつシリコン基板の主表面に達する貫
通孔が素子分離酸化膜に形成される。そして貫通孔内の
素子分離酸化膜の壁面を覆うようにシリコン酸化膜とは
被エッチング特性の異なる被覆層が形成される。そして
被覆層をマスクとして異方性エッチングをすることによ
り貫通孔の底壁部において露出するシリコン基板に溝が
形成される。そして酸化により溝の内壁面にシリコン酸
化膜を形成した後、等方性エッチングによりシリコン酸
化膜が除去される。そして溝の内壁面を覆うように第１
の絶縁層が形成される。そして溝を満たすように、かつ
その上部表面が貫通孔内に位置するように充填層が形成
される。そして充填層の上部表面上に第２の絶縁層が形
成される。
【００５４】本発明の他の局面に従う半導体装置の製造
方法は、溝と素子分離酸化膜との組み合わせによる素子
分離構造を有する半導体装置の製造方法であって、以下
の工程を備えている。
【００５５】まずシリコン基板の主表面上に形成された
素子分離酸化膜に達する開孔を有し、かつシリコン酸化
物とは被エッチング特性の異なる保護層が素子分離酸化
膜上に形成される。そして開孔に通じるように素子分離
酸化膜を貫通し、かつシリコン基板の主表面に達する貫
通孔が素子分離酸化膜に形成される。そして貫通孔の底
部において露出するシリコン基板の表面に溝が形成され
る。そして酸化により溝の内壁面にシリコン酸化膜を形
成した後、等方性エッチングによりシリコン酸化膜が除
去される。そして溝の内壁面を覆うように第１の絶縁層
が形成される。そして貫通孔の開口径が開孔の開口径と
実質的に同一となるように素子分離酸化膜の壁面を覆う
ように被覆層が形成される。そして溝を満たすように、
かつその上部表面が貫通孔内に位置するように充填層が
形成される。そして充填層の上部表面上に第２の絶縁層
が形成される。
【００５６】
【作用】本発明の１の局面に従う半導体装置の製造方法
では、貫通孔内の素子分離酸化膜の壁面を覆うように被
覆層が形成された後、溝内の荒れが除去される。すなわ
ち、被覆層が形成された状態で、溝の内壁面を覆うよう
に形成されたシリコン酸化膜が除去される。このため、
たとえシリコン酸化膜が等方性エッチングにより除去さ
れても、素子分離酸化膜は被覆層により保護されている
ため、エッチングされることはない。よって、このエッ
チングにより貫通孔の開口径が大きくなることもなく、
この開口径が大きくなることに起因して生ずる空洞の発
生も防止できる。したがって、溝内を満たす充填層の上
部表面にこの空洞による凹部は生じない。
【００５７】本発明の他の局面に従う半導体装置の製造
方法では、溝の内壁面の荒れを除去する際のシリコン酸
化膜のエッチングにより、貫通孔内の素子分離酸化膜の
壁面がエッチングされる。このため、貫通孔の開口径が
保護膜の開孔の開口径よりも大きくなる。しかし、この
後、素子分離酸化膜の壁面を覆うように被覆層が形成さ
れ、これにより貫通孔の開口径が保護膜の開孔の開口径
と実質的に同一とされる。よって、この開口径が保護膜
の開孔の開口径より大きくなることに起因して生ずる空
洞の発生も防止できる。したがって、溝内を満たす充填
層の上部表面にこの空洞による凹部は生じない。
【００５８】上記２つの局面により製造される本発明の
半導体装置では、溝内を満たす充填層の上部表面に空洞
による凹部は生じていない。よって、基板上で導電層を
パターニングする場合に、この凹部に残渣が生じること
もない。したがって、この残渣によって、各導電層がシ
ョートされることは防止される。ゆえに電気的信頼性の
高い半導体装置が得られる。
【００５９】
【実施例】以下、本発明の半導体装置の実施例としての
素子分離構造について図を用いて説明する。実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を示すＢｉ−ＣＭＯＳ構造の概略断面図である。図１
を参照して、Ｂｉ−ＣＭＯＳ構造は、バイポーラトラン
ジスタ領域５０と、ｐＭＯＳトランジスタ領域６０と、
ｎＭＯＳトランジスタ領域７０と、素子分離領域２０と
を有している。
【００６０】この素子分離領域２０は、主にバイポーラ
トランジスタ領域５０と、ＣＭＯＳトランジスタ領域６
０、７０とを電気的に分離する領域である。
【００６１】まずバイポーラトランジスタ領域５０にお
いて、ｐ- シリコン基板２１の表面上にｎ+ 埋込層２３
が形成されている。このｎ+ 埋込層２３の表面上にｎ+
コレクタウォール領域２３ａとｎ- エピタキシャル成長
層２５とが形成されている。またｎ+ コレクタウォール
領域２３ａとｎ- エピタキシャル成長層２５とが接する
シリコン基板１の表面上には素子分離酸化膜１ｂが形成
されている。
【００６２】ｎ- エピタキシャル成長層２５の表面に
は、ベース領域５１と、ｎ+ エミッタ領域５３とが形成
されている。このベース領域５１は、ｎ+ エミッタ領域
の周囲を包囲するように形成されている。また、ベース
領域５１はｐ+ ベース領域５１ａとｐ型ベース領域５１
ｂとの２層構造よりなっている。
【００６３】またベース領域５１の表面に接するように
ベース領域引出用の導電層３５が所望の形状に形成され
ている。この導電層３５の表面を覆うように絶縁層３７
が形成されている。この絶縁層３７に設けられたコンタ
クトホール３７ｆを通じてｎ + エミッタ電極領域５３と
接続するようにエミッタ電極引出用の導電層３９が形成
されている。またこのエミッタ電極引出用の導電層３９
の表面を覆うように絶縁層４１が形成されている。この
絶縁層４１と３７の２層を突抜けるコンタクトホール４
１ａを通じてｎ+ コレクタウォール領域２３ａと接する
ようにコレクタ電極引出用の導電層４３が形成されてい
る。
【００６４】次にｐＭＯＳトランジスタ領域６０におい
て、ｐ- シリコン基板２１の表面上にｎ+ 埋込層２３が
形成されている。このｎ+ 埋込層２３の表面上にはｎ-
エピタキシャル成長層２５が形成されている。このｎ-
エピタキシャル成長層２５の表面にｐＭＯＳトランジス
タが形成されている。
【００６５】このｐＭＯＳトランジスタは、ゲート酸化
膜６１と、ゲート電極６３と、１対のｐ+ ソース／ドレ
イン領域６５とを有している。１対のｐ+ ソース／ドレ
イン領域６５は、所定の間隔を介して対向するようにｎ
- エピタキシャル成長層６１の表面に形成されている。
この１対のｐ+ ソース／ドレイン領域に挟まれる領域上
にゲート酸化膜６１を介在してゲート電極６３が形成さ
れている。
【００６６】このｐＭＯＳトランジスタを覆うように絶
縁層３７、４１が順に積層して形成されている。この絶
縁層３７、４１には、この２層を突抜けて１対のｐ+ ソ
ース／ドレイン領域の一部表面に達するコンタクトホー
ル４１ｂが形成されている。このコンタクトホール４１
ｂを通じてｐ+ ソース／ドレイン領域６５と接するよう
に導電層６９が絶縁層４１上に形成されている。
【００６７】ｎＭＯＳトランジスタ領域７０において、
ｐ- シリコン基板２１の表面上にｐ+ 埋込層２４が形成
されている。このｐ+ 埋込層２４の表面上には選択的に
イオン注入してつくるｐ型領域２７が形成されている。
この選択的にイオン注入してつくるｐ型領域２７の表面
にはｎＭＯＳトランジスタが形成されている。
【００６８】このｎＭＯＳトランジスタは、ゲート酸化
膜７１と、ゲート電極７３と、１対のｎ+ ソース／ドレ
イン領域７５とを有している。１対のｎ+ ソース／ドレ
イン領域７５は、所定の間隔を介して対向するように、
選択的にイオン注入してつくるｐ型領域２７の表面に形
成されている。ゲート電極７３は、１対のｎ+ ソース／
ドレイン領域に挟まれる領域上にゲート酸化膜７１を介
在して形成されている。
【００６９】このｎＭＯＳトランジスタを覆うように絶
縁層３７、４１が形成されている。この絶縁層３７、４
１には、この２層を突抜けて１対のｎ+ ソース／ドレイ
ン領域７５に達するコンタクトホール４１ｃが形成され
ている。このコンタクトホール４１ｃを通じてｎ+ ソー
ス／ドレイン領域７５に接する導電層７９が絶縁層４１
上に形成されている。
【００７０】素子分離領域２０において、ｐ- シリコン
基板２１上にｎ+ 埋込層２３とｎ-エピタキシャル成長
層２５とが順に積層して形成されている。ｎ- エピタキ
シャル成長層２５の表面に素子分離酸化膜１ｂが形成さ
れている。この素子分離酸化膜１ｂには、この素子分離
酸化膜１ｂを貫通してｎ- エピタキシャル成長層２５の
表面に達する貫通孔７ａが設けられている。
【００７１】この貫通孔７ａの側壁面を覆うように被覆
層９ａが形成されている。この被覆層９ａはサイドウォ
ールスペーサー形状を有し、たとえばシリコン窒化膜よ
り形成されている。また貫通孔７ａに通じるように貫通
孔７ａの下側には溝７ｂが形成されている。
【００７２】この溝７ｂは、ｎ- エピタキシャル成長層
２５とｎ+ 埋込層２３とを貫通してｐ- シリコン基板２
１の所定深さ位置まで達している。この溝７ｂの内壁面
を覆うように所定の膜厚で第１の絶縁層１３が形成され
ている。この第１の絶縁層１３は、たとえばシリコン酸
化膜よりなっている。
【００７３】この溝７ｂを埋込むように、かつ貫通孔７
ａ内にその上部表面が位置するように充填層１７ａが形
成されている。この充填層１７ａはたとえば不純物が導
入されていない多結晶シリコンよりなっている。この充
填層１７ａの上部表面上には、貫通孔７ａを埋込むよう
に第２の絶縁層１９が形成されている。この第２の絶縁
層１９はたとえばシリコン酸化膜よりなっている。
【００７４】なお、溝７ｂの下側領域におけるｐ- シリ
コン基板２１にはｐ+ チャネルストッパー領域１５が形
成されている。これにより、素子分離の効果がより一層
向上されている。
【００７５】次に、本発明の第１の実施例における半導
体装置としての素子分離構造の製造方法について説明す
る。
【００７６】図２〜図１５は、本発明の第１の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図２を参照して、ｐ- シリコン基板２１上
にｎ + 埋込層２３とｎ- エピタキシャル成長層２５とが
順に積層して形成される。ここでｐ- シリコン基板２１
には、５×１０14／ｃｍ3 の濃度となるようにボロン
（Ｂ）が導入される。またｎ+ 埋込層２３には、１０20
／ｃｍ3 の濃度となるようにアンチモン（Ｓｂ）が導入
される。さらにｎ- エピタキシャル成長層２５には、５
×１０15／ｃｍ3 の濃度となるようにリン（Ｐ）が導入
される。このｎ-エピタキシャル層２５の表面上にシリ
コン酸化膜１ａが熱酸化法などにより形成される。その
後、一般的なＬＯＣＯＳ法により選択的に５０００Å程
度の厚みで素子分離酸化膜１ｂが形成される。
【００７７】図３を参照して、ｎ- エピタキシャル成長
層２５の表面全面にＣＶＤ法により２００〜５００Å程
度の厚みでシリコン窒化膜（Ｓｉ3 Ｎ4 ）３が形成され
る。またシリコン窒化膜３の表面全面にＣＶＤ法により
６０００〜８０００Å程度の厚みでシリコン酸化膜（Ｓ
ｉＯ2 ）が形成される。
【００７８】図４を参照して、フォトリソグラフィ法、
ＲＩＥ法などによりシリコン窒化膜３とシリコン酸化膜
５とに、この２層を突抜ける開孔７ｃが形成される。こ
の開孔７ｃの底壁において露出する素子分離酸化膜１ｂ
に異方性エッチングが施される。これにより、素子分離
酸化膜１ｂを貫通してｎ- エピタキシャル成長層２５の
表面に達する貫通孔７ａが形成される。この貫通孔７ａ
の開口径は、開孔７ｃの開口径と実質的に同一であり、
たとえば０．８μｍである。
【００７９】図５を参照して、開孔７ｃと貫通孔７ａの
内壁面を覆うようにシリコン窒化膜９がシリコン酸化膜
５の表面全面にＣＶＤ法によって１０００Å程度の厚み
で形成される。このシリコン窒化膜９に所定の条件で異
方性エッチングが施される。
【００８０】図６を参照して、この異方性エッチングに
より、貫通孔７ａの側壁面を覆うように被覆層９ａが形
成される。この被覆層９ａはサイドウォールスペーサー
形状を有し、かつシリコン窒化膜よりなる。この被覆層
９ａをマスクとして貫通孔７ａの底部において露出する
ｎ- エピタキシャル成長層２５に異方性エッチングが施
される。
【００８１】図７を参照して、このエッチングにより、
ｎ- エピタキシャル成長層２５とｎ + 埋込層２３とを突
抜けてｐ- シリコン基板２１の所定深さ位置まで達する
溝７ｂが形成される。この後、温度９５０℃、雰囲気Ｏ
2 ＋Ｈ2 でウェット酸化が施される。
【００８２】図８を参照して、このウェット酸化によ
り、溝７ｂの内壁面が酸化されて、溝７ｂの内壁面を覆
うシリコン酸化膜１１が１０００Å程度の厚みで形成さ
れる。この後、弗酸（ＨＦ）処理によりシリコン酸化膜
１１が除去される。
【００８３】この溝７ｂの内壁面の荒れを除去する弗酸
処理時において、貫通孔７ａ内における素子分離酸化膜
１ｂの側壁は被覆層９ａによって覆われている。この被
覆層９ａはシリコン窒化膜よりなっているため、この酸
化膜処理時にはほとんどエッチングされない。このた
め、弗酸処理によって素子分離酸化膜１ｂがエッチング
除去されることはない。すなわち、被覆層９ａは、素子
分離酸化膜１ｂを保護する役割をなしている。
【００８４】図９を参照して、上記の弗酸処理により、
溝７ｂ内のシリコン酸化膜１１が除去される。この後、
加速電圧５０ｋｅＶ、ドーズ量１０13〜１０14／ｃｍ2
の条件でボロンイオン（Ｂ+ ）が溝７ｂの底壁部に注入
される。
【００８５】図１０を参照して、再び温度９５０℃、雰
囲気Ｏ2 ＋Ｈ2 でウェット酸化が行なわれる。このウェ
ット酸化により、溝７ｂの内壁面を１０００Å程度の厚
みで覆うようにシリコン酸化物よりなる第１の絶縁層１
３が形成される。またこの酸化により溝７ｂの底部に注
入された不純物が活性化・拡散され、ｐ+ チャネルスト
ッパ領域１５が形成される。
【００８６】図１１を参照して、溝７ｂ、貫通孔７ａ、
開孔７ｃを埋込むようにシリコン酸化膜５の表面全面に
ＣＶＤ法により１００００Å程度の厚みで多結晶シリコ
ン層１７が形成される。この多結晶シリコン層１７にエ
ッチバックが施される。
【００８７】図１２を参照して、このエッチバックによ
り溝７ｂ内を埋込み、かつその上部表面が貫通孔７ａ内
に位置するように多結晶シリコンよりなる充填層１７ａ
が形成される。なお、このエッチバックに際して、シリ
コン酸化膜５がエッチングストッパの役割をなす。この
後、シリコン酸化膜５が除去される。図１３を参照し
て、シリコン酸化膜５が除去されるため、シリコン窒化
膜３の表面が露出する。
【００８８】図１４を参照して、所定の条件で熱酸化処
理が施される。これにより、充填層１７ａの上部表面上
に、貫通孔７ａを埋込むようにシリコン酸化膜よりなる
第２の絶縁層１９が形成される。なおこの熱処理時にお
いて、シリコン窒化膜３は基板側へ酸化種が導入される
ことを防止する役割をなしている。この後、シリコン窒
化膜３が除去されて図１５に示す状態となる。
【００８９】このように製造された本発明の第１の実施
例における半導体装置としての素子分離構造は、たとえ
ばバイポーラトランジスタを他の素子から分離するため
に用いられる。そこで、本実施例の素子分離構造が用い
られるバイポーラトランジスタの製造方法について以下
に説明する。
【００９０】図１６〜図２９は、本発明の第１の実施例
における半導体装置としての素子分離構造が用いられる
バイポーラトランジスタの製造方法を工程順に示す概略
断面図である。まず図１６を参照して、ｐ- シリコン基
板２１とｎ+ 埋込層２３とｎ - エピタキシャル成長層２
５とからなるシリコン基板に上述の素子分離構造がバイ
ポーラトランジスタ領域を取囲むように形成される。ま
たこのバイポーラトランジスタ領域内には一般のＬＯＣ
ＯＳ法による素子分離酸化膜１ｂも形成される。この
後、シリコン窒化膜３１がＣＶＤ法により１０００Å程
度の厚みで形成され、その一部に開孔３７ａが形成され
る。
【００９１】図１７を参照して、開孔３１ａを通じてｎ
- エピタキシャル成長層２５の一部表面と接するよう
に、ＣＶＤ法によりシリコン窒化膜３１の表面全面にＰ
Ｈ3 を含むシリコン酸化膜３３が形成される。この後、
温度９５０℃程度で熱処理が加えられ、シリコン酸化膜
３３中の燐（Ｐ）がｎ- エピタキシャル成長層２５内へ
拡散する。これにより、ｎ- エピタキシャル成長層２５
の領域内にｎ+ コレクタウォール領域２３ａが形成され
る。この後、シリコン酸化膜３３とシリコン窒化膜３１
とが順次除去されて図１８に示す状態となる。
【００９２】図１９を参照して、ｎ- エピタキシャル成
長層２５の表面に接するように所望形状を有する多結晶
シリコン層３５が形成される。この多結晶シリコン層３
５にはＢＦ2 イオンが注入され、いわゆるドープト多結
晶シリコン層とされる。
【００９３】図２０を参照して、ドープト多結晶シリコ
ン層３５を被覆するように基板全面にシリコン酸化物よ
りなる絶縁層３７ａが形成される。この絶縁層３７ａと
ドープト多結晶シリコン層３５とがフォトリソグラフィ
法、ＲＩＥ法などにより所望の形状にパターニングされ
る。このパターニングにより、ドープト多結晶シリコン
よりなるベース電極引出用の導電層３５が形成される。
この後、熱処理が施される。
【００９４】図２１を参照して、この熱処理により、ベ
ース電極引出用の導電層３５内のボロン（Ｂ）がｎ- エ
ピタキシャル成長層２５中へ拡散する。これにより、ベ
ース電極引出用の導電層３５の下側領域には、１対のｐ
+ ベース領域５１ａが形成される。またこの熱処理によ
りｎ- エピタキシャル成長層２５の露出する表面および
導電層３５の露出表面がともに酸化され、薄いシリコン
酸化膜３７ｂが形成される。
【００９５】図２２を参照して、ＢＦ2 イオンが注入さ
れ、これにより１対のｐ+ ベース領域５１ａ間の領域に
ｐ型ベース領域５１ｂが形成される。このｐ+ ベース領
域５１ａとｐ型ベース領域５１ｂとによりベース領域５
１が構成される。なお、ｐ型ベース領域５１ｂの不純物
濃度は、ｐ+ ベース領域５１ａの不純物濃度に比較して
小さく設定されており、これによりｈFE（エミッタ接地
電流増幅率）が１００程度になるように設定されてい
る。
【００９６】図２３を参照して、基板の表面全面にシリ
コン酸化膜３７ｃが形成される。このシリコン酸化膜３
７ｃの全面に異方性エッチングが施される。
【００９７】図２４を参照して、このエッチングによ
り、ｐ型ベース領域５１ｂの一部表面を露出するコンタ
クトホール３７ｆが形成される。また、このエッチング
により、このコンタクトホール３７ｆの形状を規定する
ようにシリコン酸化膜３７ａの側壁にサイドウォールス
ペーサー形状の枠部３７ｄが形成される。このシリコン
酸化膜３７ａ、３７ｂ、３７ｄにより絶縁層３７が構成
される。
【００９８】図２５を参照して、このコンタクトホール
３７ｆを通じてｐ型ベース領域５１ｂの一部表面と接す
るように絶縁層３７の表面全面に多結晶シリコン層３９
が形成される。この多結晶シリコン層３９に砒素（Ａ
ｓ）イオンが注入され、いわゆるドープト多結晶シリコ
ンとされる。
【００９９】図２６を参照して、このドープト多結晶シ
リコン層３９がフォトリソグラフィ法、ＲＩＥ法などに
より所望の形状にパターニングされる。この後、熱処理
が施されドープト多結晶シリコン層３９中の砒素（Ａ
ｓ）がｐ型ベース領域５１ｂ中に拡散する。これによ
り、ｐ型ベース領域５１ｂ領域内にｎ+ エミッタ領域５
３が形成される。これにより、ドープト多結晶シリコン
層３９はｎ+ エミッタ領域５３に接続されるエミッタ電
極引出用の導電層３９となる。
【０１００】図２７を参照して、このエミッタ電極引出
用の導電層３９を被覆するように絶縁層３７の表面全面
にシリコン酸化物よりなる絶縁層４１が形成される。
【０１０１】図２８を参照して、絶縁層４１の表面全面
にフォトレジスト５１ａが塗布され、所望の形状にパタ
ーニングされる。この所望の形状にパターニングされた
レジストパターン５１ａをマスクとして絶縁層４１と３
７とに異方性エッチングが施される。このエッチングに
より絶縁層４１、３７の２層を突抜けるコンタクトホー
ル４１ａが形成される。この後、レジストパターン５１
ａが除去される。
【０１０２】図２９を参照して、コンタクトホール４１
ａを通じてｎ+ コレクタウォール領域２３ａと接するよ
うに絶縁層４１の表面上に所望の形状にパターニングさ
れた導電層４３が形成される。
【０１０３】本発明の第１の実施例における半導体装置
の製造方法では、図５と図６に示す工程で貫通孔７ａの
側壁面を覆うように被覆層９ａが形成される。この被覆
層９ａが形成された後に、図８、図９に示す工程で溝７
ｂの荒れが除去される。すなわち、溝７ｂの内壁面に一
旦シリコン酸化膜１１が形成された後、このシリコン酸
化膜１１がウエットエッチングで除去される。
【０１０４】このようにシリコン酸化膜１１のウエット
エッチング時に被覆層９ａが素子分離酸化膜１ｂの側壁
を覆っている。このため、このウェットエッチングによ
り素子分離酸化膜１ｂがエッチングされることはない。
それゆえ、素子分離酸化膜１ｂがエッチングされて貫通
孔７ａの開口径が広がることはない。よって、図１１に
示す工程で溝７ｂ、貫通孔７ａ、開孔７ｃを埋込むよう
に多結晶シリコン層１７が形成されても、貫通孔７ａの
領域内において空洞が生じることは防止される。したが
って、図１２に示すように、この多結晶シリコン層１７
をエッチバックして得られる充填層１７ａの上部表面に
空洞による凹部が生じることはない。
【０１０５】上記の製造方法で得られる本発明の第１の
実施例における半導体装置では、図１５に示すように充
填層１７ａの上部表面に空洞による凹部は生じない。そ
れゆえ、この素子分離構造を有する基板上で、たとえば
図１に示すベース電極引出用の導電層３５がパターニン
グされる場合でも、かかる凹部が生じないためこの凹部
に導電層３５の残渣が生じることはない。したがって、
この残渣によって、パターニングされた各導電層３５が
電気的にショートされることは防止される。ゆえに電気
的信頼性の高い半導体装置を得ることができる。実施例２ 図３０は、本発明の第２の実施例における半導体装置と
しての素子分離構造を示すＢｉ−ＣＭＯＳ構造の概略断
面図である。図３０を参照して、Ｂｉ−ＣＭＯＳ構造
は、バイポーラトランジスタ領域５０と、ｐＭＯＳトラ
ンジスタ領域６０と、ｎＭＯＳトランジスタ領域７０
と、素子分離領域１２０とを有している。
【０１０６】ここでバイポーラトランジスタ領域５０と
ｐＭＯＳトランジスタ領域６０とｎＭＯＳトランジスタ
７０とは上述した第１の実施例とほぼ同様の構成である
ためその説明は省略する。
【０１０７】素子分離領域１２０においては、ｐ- シリ
コン基板２１上にｎ+ 埋込層２３とｎ- エピタキシャル
成長層２５とが順に積層して形成されている。ｎ- エピ
タキシャル成長層２５の表面に素子分離酸化膜１０１ｂ
が形成されている。この素子分離酸化膜１０１ｂには、
素子分離酸化膜１０１ｂを貫通してｎ- エピタキシャル
成長層２５の表面に達する貫通孔１０７ａが形成されて
いる。
【０１０８】この貫通孔１０７ａ内の少なくとも溝１０
７ｂ側に位置する端部の側壁面を覆うように素子分離酸
化膜１０１ｂ上に被覆層１０９ａが形成されている。こ
の被覆層１０９ａは、たとえば不純物の導入されていな
い多結晶シリコン層よりなっている。また貫通孔１０７
ａの下側領域には、溝１０７ｂが形成されている。
【０１０９】この溝１０７ｂは、ｎ- エピタキシャル成
長層２５とｎ+ 埋込層２３とを貫通してｐ- シリコン基
板２１の所定深さ位置に達している。この溝１０７ｂの
側壁を覆うように所定の厚みで第１の絶縁層１１３が形
成されている。
【０１１０】また溝１０７ｂを埋込むように、かつ貫通
孔１０７ａ内に上部表面が位置するように充填層１１７
ａが形成されている。この充填層１１７ａは、たとえば
多結晶シリコンよりなっている。また充填層１１７ａの
上部表面と被覆層１０９ａの上部表面とは同一平面を構
成している。この充填層１１７ａと被覆層１０９ａとの
上部表面上に貫通孔１０７ａを埋込むよう第２の絶縁層
１１９が形成されている。この第２の絶縁層１１９は、
たとえばシリコン酸化物よりなっている。
【０１１１】なお、溝１０７ｂの下側領域には、ｐ+ チ
ャネルストッパ領域１１５が形成されている。
【０１１２】次に、本発明の第２の実施例における半導
体装置としての素子分離構造の製造方法について説明す
る。
【０１１３】図３１〜図４１は、本発明の第２の実施例
における半導体装置としての素子分離構造の製造方法を
工程順に示す概略断面図である。まず図３１を参照し
て、ｐ - シリコン基板２１の表面上にｎ+ 埋込層２３と
ｎ- エピタキシャル成長層２５とが順に積層して形成さ
れる。このｎ- エピタキシャル成長層２５の表面上にシ
リコン酸化膜１０１ａと５０００Å程度の厚みを有する
素子分離酸化膜１０１ｂとが形成される。このｎ- エピ
タキシャル成長層２５の表面全面を覆うようにシリコン
窒化膜１０３とシリコン酸化膜１０５とが各々ＣＶＤ法
により２００〜５００Å、６０００〜８０００Åの厚み
で形成される。
【０１１４】図３２を参照して、フォトリソグラフィ
法、ＲＩＥ法などによりシリコン窒化膜１０３とシリコ
ン酸化膜１０５とに素子分離酸化膜１０１ｂの表面に達
する開孔１０７ｃが形成される。またこの開孔１０７ｃ
の底壁から露出する素子分離酸化膜１０１ｂに、異方性
エッチングが施される。このエッチングにより、素子分
離酸化膜１０１ｂを貫通し、かつｎ- エピタキシャル成
長層２５の表面に達する貫通孔１０７ａが形成される。
この貫通孔１０７ａの底壁から露出するｎ- エピタキシ
ャル成長層２５に異方性エッチングが施される。。この
エッチングにより、ｎ- エピタキシャル成長層２５とｎ
+ 埋込層２３とを突抜け、かつｐ- シリコン基板２１の
所定深さ位置に達する溝１０７ｂが形成される。この
後、温度９５０℃、雰囲気Ｏ2 ＋Ｈ2 でウェット酸化が
行なわれる。
【０１１５】図３３を参照して、このウェット酸化によ
り溝１０７ｂの内壁が酸化される。これにより、溝１０
７ｂの内壁を覆うように１０００Å程度の厚みでシリコ
ン酸化膜１１１が形成される。このシリコン酸化膜１１
１を除去するためウエットエッチングが施される。
【０１１６】図３４を参照して、このウエットエッチン
グにより、シリコン酸化膜１１１が除去される。また素
子分離酸化膜１０１ｂはシリコン酸化膜１１１と同一材
質であるため、このウエットエッチングにより所定量除
去され、貫通孔１０７ａの開口径が大きくなる。さら
に、シリコン酸化膜１０５の表面も等方的にエッチング
される。この後、温度９５０℃、雰囲気Ｏ2 ＋Ｈ2 で再
度、ウェット酸化が施される。
【０１１７】図３５を参照して、このウェット酸化によ
り、溝１０７ｂの側壁が酸化される。これにより、溝１
０７ｂの内壁を覆うようにシリコン酸化物よりなる第１
の絶縁層１１３が１０００Å程度の厚みで形成される。
この後、イオン注入により溝１０７ｂの底壁部にボロン
イオン（Ｂ + ）が注入される。この注入されたボロンイ
オンを活性化・拡散させ、溝１０７ｂの下側領域にｐ+
チャネルストッパ領域１１５が形成される。
【０１１８】図３６を参照して、溝１０７ｂ、貫通孔１
０７ａ、開孔１０７ｃの側壁および底壁を覆うようにシ
リコン酸化膜１０５の表面全面にＣＶＤ法により１００
０Å程度の厚みで多結晶シリコン層１０９が形成され
る。この多結晶シリコン層１０９に異方性エッチングが
施される。
【０１１９】図３７を参照して、この多結晶シリコン層
１０９の異方性エッチングにより、素子分離酸化膜１０
１ｂの側壁面を覆うように被覆層１０９ａが残存され
る。この被覆層１０９ａの形成により貫通孔１０７ａの
開口径Ｗ1Aは、開孔１０７ｃの開口径Ｗ1Bと実質的に同
一となる。
【０１２０】図３８を参照して、溝１０７ｂと貫通孔１
０７ａと開孔１０７ｃとを埋込むようにシリコン酸化膜
１０５の表面全面にＣＶＤ法によって１００００Å程度
の厚みで多結晶シリコン層１１７が形成される。この多
結晶シリコン層１１７に全面エッチバックが施される。
【０１２１】図３９を参照して、このエッチバックによ
り、溝１０７ｂを埋込み、かつその上部表面が貫通孔１
０７ａ内に位置する充填層１１７ａが形成される。また
被覆層１０９ａも充填層１１７ａと同一材質であるた
め、両層１０９ａ、１１７ａとも同一の速度でエッチン
グされる。それゆえ、このエッチバックにより被覆層１
０９ａの上部表面は充填層１１７ａの上部表面と同一平
面を構成する。この充填層１１７ａ形成のエッチバック
時において、シリコン酸化膜１０５はエッチングストッ
パの役割をなす。この後、シリコン酸化膜１０５が除去
される。
【０１２２】図４０を参照して、シリコン窒化膜１０３
を残した状態で所定の条件下において熱酸化処理が施さ
れる。これにより、充填層１１７ａと被覆層１０９ａと
の上部表面を覆い、かつ貫通孔１０７ａを満たすように
シリコン酸化物よりなる第２の絶縁層１１９が形成され
る。なおこの熱酸化処理時においてシリコン窒化膜１０
３は基板へ酸化種が導入されるのを防ぐ役割をなす。こ
の後、シリコン窒化膜１０３が除去されて図４１に示す
状態となる。
【０１２３】本発明の第２の実施例における半導体装置
としての素子分離構造をバイポーラトランジスタに適用
する場合の製造方法は、第１の実施例で説明したとほぼ
同様であるためその説明は省略する。
【０１２４】本発明の第２の実施例における半導体装置
の製造方法では、図３３、図３４に示す工程で溝１０７
ｂの内壁面の荒れが除去される。すなわち、一旦溝１０
７ｂの内壁面を覆うようにシリコン酸化膜１１１が形成
された後、このシリコン酸化膜１１１を除去すべく等方
性エッチングであるウエットエッチングが施される。
【０１２５】素子分離酸化膜１０１ｂはシリコン酸化膜
１１１と同一材質よりなるため、このウエットエッチン
グにより素子分離酸化膜１０１ｂも所定量除去されてし
まう。これにより、貫通孔１０７ａの開口径がシリコン
窒化膜１０３の開口径よりも大きくなってしまう。
【０１２６】しかし図３６、図３７に示す工程で、貫通
孔１０７ａ内における素子分離酸化膜１０１ｂの側壁面
全面を覆うように被覆層１０９ａが形成される。この被
覆層１０９ａが形成されることにより、貫通孔１０７ａ
の開口径Ｗ1Aがシリコン窒化膜１０３の開口径Ｗ1Bと実
質的に同一とされる。
【０１２７】よって図３８の工程で形成される多結晶シ
リコン層１１７には、貫通孔１０７ａ内において空洞が
生じることはない。したがってこの多結晶シリコン層１
１７をエッチバックすることにより得られる充填層１１
７ａの上部表面に、空洞による凹部は生じない。
【０１２８】上記の製造方法により製造される本実施例
の半導体装置では、図４１に示すように充填層１１７ａ
の上部表面に空洞による凹部は生じない。ゆえに、この
素子分離構造が形成された基板上で導電層をパターニン
グする場合にも、かかる凹部が生じないため、この凹部
に残渣が生じることもない。したがって、この残渣によ
って各導電層が電気的にショートされることは防止され
る。それゆえ、電気的信頼性の高い半導体装置を得るこ
とができる。実施例３ 図４２は、本発明の第３の実施例における半導体装置と
しての素子分離構造の構成を示すＢｉ−ＣＭＯＳ構造の
概略断面図である。図４２を参照して、Ｂｉ−ＣＭＯＳ
構造は、バイポーラトランジスタ領域５０と、ｐＭＯＳ
トランジスタ領域６０と、ｎＭＯＳトランジスタ領域７
０と、素子分離領域２２０とを有している。
【０１２９】ここでバイポーラトランジスタ領域５０と
ｐＭＯＳトランジスタ領域６０とｎＭＯＳトランジスタ
領域７０とは、上述した第１の実施例とほぼ同様の構成
であるためその説明は省略する。
【０１３０】素子分離領域２２０において、ｐ- シリコ
ン基板２１の表面上にｎ+ 埋込層２３とｎ- エピタキシ
ャル成長層２５とが順に積層して形成されている。ｎ-
エピタキシャル成長層２５の表面には素子分離酸化膜２
０１ｂが形成されている。この素子分離酸化膜２０１ｂ
を貫通してｎ- エピタキシャル成長層２５の表面に達す
る貫通孔２０７ａが形成されている。
【０１３１】貫通孔２０７ａ内における素子分離酸化膜
２０１ｂの側壁面全面を覆うように被覆層２０９ａが形
成されている。この被覆層２０９ａは、たとえばシリコ
ン窒化膜よりなっている。この貫通孔２０７ａの下側領
域には溝２０７ｂが形成されている。
【０１３２】この溝２０７ｂは、ｎ- エピタキシャル成
長層２５とｎ+ 埋込層２３とを貫通してｐ- シリコン基
板２１の所定深さ位置に達するよう形成されている。ま
たこの溝２０７ｂの内壁面を覆うように第１の絶縁層２
１３が形成されている。この第１の絶縁層２１３は、た
とえばシリコン酸化物よりなっている。
【０１３３】溝２０７ｂを埋込むように、かつその上部
表面が貫通孔２０７ａの領域内に位置するように充填層
２１７ａが形成されている。この充填層２１７ａは、た
とえば多結晶シリコンよりなっている。この充填層２１
７ａの上部表面には、貫通孔２０７ａを埋込むように第
２の絶縁層２１９が形成されている。この第２の絶縁層
２１９は、たとえばシリコン酸化物よりなっている。
【０１３４】なお、溝２０７ｂの下側領域には、ｐ+ チ
ャネルストッパ領域２１５が形成されている。このｐ+
チャネルストッパ領域２１５により素子分離の効果がよ
り一層向上させられている。
【０１３５】次に、本発明の第３の実施例における半導
体装置としての素子分離構造の製造方法について説明す
る。
【０１３６】図４３〜図５０は、本発明の第３の実施例
における半導体装置としての素子分離構造の製造方法を
工程順に示す概略断面図である。図４３に示す工程まで
は、上述した第２の実施例の製造工程とほぼ同様である
ためその説明は省略する。
【０１３７】図４４を参照して、溝２０７ｂ、貫通孔２
０７ａ、開孔２０７ｃの側壁面および底壁面を覆うよう
にシリコン酸化膜２０５上にＣＶＤ法で１０００Å程度
の厚みでシリコン窒化膜２０９が形成される。このシリ
コン窒化膜２０９に異方性エッチングが施される。
【０１３８】図４５を参照して、この異方性エッチング
により、貫通孔２０７ａ内における素子分離酸化膜２０
１ｂの側壁面全面を覆うようにシリコン窒化物よりなる
被覆層２０９ａが形成される。この被覆層２０９ａによ
り覆われた貫通孔２０７ａの開口径Ｗ2Aは、シリコン窒
化膜２０３の開孔の開口径Ｗ2Bと実質的に同一となる。
【０１３９】図４６を参照して、溝２０７ｂと貫通孔２
０７ａと開孔２０７ｃとを埋込むようにシリコン窒化膜
２０５の表面全面にＣＶＤ法によって１００００Å程度
の厚みで多結晶シリコン層２１７が形成される。シリコ
ン窒化膜２０３の開孔の開口径と貫通孔２０７ａの開口
径とが実質的に同一であるため、貫通孔２０７ａの領域
内において多結晶シリコン層２１７に空洞が生じること
はない。この多結晶シリコン層２１７に全面エッチバッ
クが施される。
【０１４０】図４７を参照して、この全面エッチバック
により、溝２０７ｂを埋込み、かつその上部表面が貫通
孔２０７ａの領域内に位置するように多結晶シリコンよ
りなる充填層２１７ａが形成される。なお、このエッチ
バック時においてシリコン酸化膜２０５はエッチングス
トッパの役割をなす。この後、シリコン酸化膜２０５が
除去される。
【０１４１】図４８を参照して、シリコン酸化膜２０５
が除去されることによりシリコン窒化膜２０３の表面が
露出する。このシリコン窒化膜２０３を残した状態で、
所定の条件で熱酸化処理が施される。なお、この熱酸化
処理時において、シリコン窒化膜２０３は、下層の基板
へ酸化種が導入されることを防止する役割をなしてい
る。すなわち、シリコン窒化膜２０３は下層の基板が過
剰に酸化されることを防止している。
【０１４２】図４９を参照して、この熱酸化処理によ
り、充填層２１７ａの上部表面にシリコン酸化物よりな
る第２の絶縁層２１９が形成される。この第２の絶縁層
２１９により、貫通孔２０７ａが埋込まれる。この後、
シリコン窒化膜２０３が除去されて図５０に示す状態と
なる。
【０１４３】本発明の第３の実施例における半導体装置
としての素子分離構造をバイポーラトランジスタに適用
する場合の製造方法は、第１の実施例で説明した工程と
ほぼ同様であるため、その説明は省略する。
【０１４４】本発明の第３の実施例における半導体装置
の製造方法では、第２の実施例と同様、図４４、図４５
に示す工程で貫通孔２０７ａの領域内において素子分離
酸化膜２０１ｂの側壁全面を覆うように被覆層２０９ａ
が形成される。このため、シリコン窒化膜２０３の開孔
の開口径Ｗ2Bと被覆層２０９ａにより覆われた貫通孔２
０７ａの開口径Ｗ2Aとが実質的に同一となる。
【０１４５】よって、図４６に示す工程で形成される多
結晶シリコン層２１７は、貫通孔２０７ａの領域内にお
いて空洞が生じることはない。したがって、この多結晶
シリコン層２１７をエッチバックすることにより得られ
る充填層２１７ａの上部表面に空洞による凹部が形成さ
れることはない。
【０１４６】上記の製造方法により形成される本実施例
の半導体装置では、図５０に示すように充填層２１７ａ
の上部表面に空洞による凹部は生じない。それゆえ、こ
の素子分離構造が形成された基板上で導電層をパターニ
ングする場合にも、かかる凹部が生じないため、この凹
部に残渣が生じることもない。したがって、この残渣に
よって各導電層が電気的にショートされることは防止さ
れる。したがって、電気的信頼性の高い半導体装置を得
ることが可能となる。
【０１４７】なお、被覆層として、第１の実施例ではシ
リコン窒化物、第２の実施例では多結晶シリコン、第３
の実施例ではシリコン窒化物を各々用いたが、これに限
定されるものではない。具体的には、第２の実施例にお
ける被覆層１０９ａは、アモルファスシリコンにより形
成されてもよく、また第３の実施例における被覆層２０
９ａは、シリコン酸化膜により形成されてもよい。
【０１４８】また第１、第２および第３の実施例におい
て、第１の絶縁層としてシリコン酸化物を用いている
が、これに限定されるものではなく、絶縁性を有する材
料であればいかなるものも用いることができる。
【０１４９】さらに第１、第２および第３の実施例にお
いて、充填層として不純物の注入されていない多結晶シ
リコンが用いられている。この多結晶シリコンはシリコ
ン酸化物に比較して、熱膨脹係数のＳｉ基板との差が小
さい。このため、後工程で熱が加えられた場合でも基板
などに欠陥などが導入され難い。しかしながら、第１、
第２および第３の実施例において用いられる充填層の材
質はこれに限定されるものではない。
【０１５０】ただし、充填層の材質には、充填層形成時
にエッチングストッパの役割をなすシリコン酸化膜５、
１０５、２０５とエッチング選択比の大きい材質が望ま
しい。これは、充填層の材質がシリコン酸化膜５、１０
５、２０５とエッチング選択比の小さい材質であった場
合に、このシリコン酸化膜５、１０５、２０５の有する
エッチング時の終点検出の機能が十分に発揮され得ない
からである。
【０１５１】加えて、第１、第２および第３の実施例に
おいて、第２の絶縁層１９、１１９、２１９には各々シ
リコン酸化膜が用いられている。しかし、第２の絶縁層
１９、１１９、２１９の材質はこれに限定されるもので
はない。すなわち、第２の絶縁層１９、１１９、２１９
はシリコン窒化物のごとき絶縁性を有する材質であれば
よい。
【０１５２】また、第１、第２および第３の実施例にお
いては、Ｂｉ−ＣＭＯＳ構造において、特にバイポーラ
トランジスタとＣＭＯＳトランジスタとを分離する素子
分離構造について説明したが、これ以外の素子間を分離
するために本発明の半導体装置を用いてもよい。
【０１５３】
【発明の効果】本発明の１の局面に従う半導体装置の製
造方法では、貫通孔内における素子分離酸化膜の側壁面
を覆うように被覆層が形成された後、溝内の荒れが除去
される。このため、たとえシリコン酸化膜が等方性エッ
チングにより除去されても、素子分離酸化膜は被覆層に
より保護されているため、エッチングされることはな
い。したがって、溝内を満たす充填層の上部表面に凹部
は生じない。
【０１５４】本発明の他の局面に従う半導体装置の製造
方法では、溝の内壁面の荒れを除去する際のシリコン酸
化膜のエッチングにより、貫通孔内における素子分離酸
化膜の側壁面がエッチングされる。しかし、この後、素
子分離酸化膜の壁面を覆うように被覆層が形成され、こ
れにより貫通孔の開口径が保護膜の開孔の開口径と実質
的に同一とされる。したがって、溝内を満たす充填層の
上部表面に凹部は生じない。
【０１５５】上記２つの局面により製造される本発明の
半導体装置では、溝内を満たす充填層の上部表面に空洞
による凹部は生じない。したがって、凹部に沿って生じ
る残渣によって各導電層が電気的にショートされること
は防止され、電気的信頼性の高い半導体装置を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体装置の構
成を概略的に示すＢｉ−ＣＭＯＳ構造の断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第８工程を示す概略断面図である。
【図１０】本発明の第１の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
【図１１】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
【図１２】本発明の第１の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
【図１３】本発明の第１の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図である。
【図１４】本発明の第１の実施例における半導体装置の
製造方法の第１３工程を示す概略断面図である。
【図１５】本発明の第１の実施例における半導体装置の
製造方法の第１４工程を示す概略断面図である。
【図１６】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１工程を示す概略断面図である。
【図１７】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第２工程を示す概略断面図である。
【図１８】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第３工程を示す概略断面図である。
【図１９】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第４工程を示す概略断面図である。
【図２０】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第５工程を示す概略断面図である。
【図２１】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第６工程を示す概略断面図である。
【図２２】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第７工程を示す概略断面図である。
【図２３】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第８工程を示す概略断面図である。
【図２４】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第９工程を示す概略断面図である。
【図２５】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１０工程を示す概略断面図である。
【図２６】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１１工程を示す概略断面図である。
【図２７】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１２工程を示す概略断面図である。
【図２８】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１３工程を示す概略断面図である。
【図２９】本発明の第１の実施例における半導体装置と
しての素子分離構造が用いられるバイポーラトランジス
タの製造方法の第１４工程を示す概略断面図である。
【図３０】本発明の第２の実施例における半導体装置の
構成を概略的に示すＢｉ−ＣＭＯＳ構造の断面図であ
る。
【図３１】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図３２】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図３３】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図３４】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図３５】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図３６】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図３７】本発明の第２の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
【図３８】本発明の第２の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
【図３９】本発明の第２の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
【図４０】本発明の第２の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
【図４１】本発明の第２の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
【図４２】本発明の第３の実施例における半導体装置の
構成を概略的に示すＢｉ−ＣＭＯＳ構造の概略断面図で
ある。
【図４３】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図４４】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図４５】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図４６】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図４７】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図４８】本発明の第３の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図４９】本発明の第３の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
【図５０】本発明の第３の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
【図５１】従来の半導体装置の構成を概略的に示すＢｉ
−ＣＭＯＳ構造の断面図である。
【図５２】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
【図５３】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
【図５４】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
【図５５】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
【図５６】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
【図５７】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
【図５８】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。
【図５９】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。
【図６０】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。
【図６１】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。
【図６２】従来の半導体装置の製造方法の第１１工程を
示す概略断面図である。
【図６３】従来の半導体装置の製造方法の第１２工程を
示す概略断面図である。
【図６４】従来の半導体装置の製造方法の第１３工程を
示す概略断面図である。
【図６５】溝の内壁面に荒れが生じた状態で素子分離構
造が形成された場合に生じる弊害を説明するための図で
ある。
【図６６】従来の半導体装置に生ずる問題点を説明する
ための図である。
【図６７】従来の半導体装置に生ずる問題点を説明する
ための図である。
【図６８】従来の半導体装置に生ずる問題点を説明する
ための図である。
【図６９】従来の半導体装置において各導電層が電気的
にショートされる様子を示す概略断面図である。
【図７０】従来の半導体装置を用いた場合に各導電層が
接続される様子を示す概略平面図である。
【符号の説明】
１ｂ、１０１、２０１ｂ 素子分離酸化膜 ７ａ、１０７ａ、２０７ａ 貫通孔 ７ｂ、１０７ｂ、２０７ｂ 溝 ９ａ、１０９ａ、２０９ａ 被覆層 １３、１１３、２１３ 第１の絶縁層 １７ａ、１１７ａ、２１７ａ 充填層 １９、１１９、２１９ 第２の絶縁層 ２１ ｐ- シリコン基板 ２３ ｎ+ 埋込層 ２５ ｎ- エピタキシャル成長層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−21591（ＪＰ，Ａ) 特開 平４−209551（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/8249 H01L 27/06

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 溝と素子分離酸化膜との組み合わせによ
    る素子分離構造を有する半導体装置であって、 主表面を有し、かつその主表面に形成された溝を有する
    シリコン基板と、 前記シリコン基板の主表面上に形成され、かつ前記溝に
    通じる貫通孔を有する素子分離酸化膜と、 前記溝の内壁面を覆う第１の絶縁層と、 前記貫通孔内における前記素子分離酸化膜の壁面のみを
    覆うように形成された被覆層と、 前記溝を満たし、かつその上部表面が前記貫通孔内に位
    置する充填層と、 前記貫通孔を満たすように前記充填層の上部表面上に形
    成された第２の絶縁層とを備えた、半導体装置。
  2. 【請求項２】 溝と素子分離酸化膜との組み合わせによ
    る素子分離構造を有する半導体装置の製造方法であっ
    て、 シリコン基板の主表面上に形成された素子分離酸化膜に
    達する開孔を有し、かつシリコン酸化物とは被エッチン
    グ特性の異なる保護層を前記素子分離酸化膜上に形成す
    る工程と、 前記開孔に通じるように前記素子分離酸化膜を貫通し、
    かつ前記シリコン基板の主表面に達する貫通孔を前記素
    子分離酸化膜に形成する工程と、 前記貫通孔内の前記素子分離酸化膜の壁面を覆うように
    シリコン酸化物とは被エッチング特性の異なる被覆層を
    形成する工程と、 前記被覆層をマスクとして異方性エッチングをすること
    により前記貫通孔の底壁部において露出する前記シリコ
    ン基板に溝を形成する工程と、 酸化により前記溝の内壁面にシリコン酸化膜を形成した
    後、等方性エッチングにより前記シリコン酸化膜を除去
    する工程と、 前記溝の内壁面を覆うように第１の絶縁層を形成する工
    程と、 前記溝を満たすように、かつその上部表面が前記貫通孔
    内に位置するように充填層を形成する工程と、 前記充填層の上部表面上に第２の絶縁層を形成する工程
    とを備えた、半導体装置の製造方法。
  3. 【請求項３】 溝と素子分離酸化膜との組み合わせによ
    る素子分離構造を有する半導体装置の製造方法であっ
    て、 シリコン基板の主表面上に形成された素子分離酸化膜に
    達する開孔を有し、かつシリコン酸化物とは被エッチン
    グ特性の異なる保護層を前記素子分離酸化膜上に形成す
    る工程と、 前記開孔に通じるように前記素子分離酸化膜を貫通し、
    かつ前記シリコン基板の主表面に達する貫通孔を前記素
    子分離酸化膜に形成する工程と、 前記貫通孔の底部において露出するシリコン基板の主表
    面に溝を形成する工程と、 酸化により前記溝の内壁面にシリコン酸化膜を形成した
    後、等方性エッチングにより前記シリコン酸化膜を除去
    する工程と、 前記溝の内壁面を覆うように第１の絶縁層を形成する工
    程と、 前記貫通孔の開口径が前記開孔の開口径と実質的に同一
    となるように前記貫通孔内の前記素子分離酸化膜の壁面
    を覆う被覆層を形成する工程と、 前記溝を満たすように、かつその上部表面が前記貫通孔
    内に位置するように充填層を形成する工程と、 前記充填層の上部表面上に第２の絶縁層を形成する工程
    とを備えた、半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097076A (en) 1997-03-25 2000-08-01 Micron Technology, Inc. Self-aligned isolation trench
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6180492B1 (en) * 1999-01-25 2001-01-30 United Microelectronics Corp. Method of forming a liner for shallow trench isolation
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
JP2003017498A (ja) * 2001-07-02 2003-01-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6828649B2 (en) * 2002-05-07 2004-12-07 Agere Systems Inc. Semiconductor device having an interconnect that electrically connects a conductive material and a doped layer, and a method of manufacture therefor
US7638385B2 (en) * 2005-05-02 2009-12-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US8174070B2 (en) 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
JPS6016441A (ja) * 1983-07-08 1985-01-28 Matsushita Electronics Corp 半導体基板面の絶縁分離方法
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
JPS61193477A (ja) * 1985-02-22 1986-08-27 Hitachi Ltd 半導体記憶装置
JPS61228658A (ja) * 1985-04-01 1986-10-11 Nec Corp 半導体装置
JPS62132341A (ja) * 1985-12-05 1987-06-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS639948A (ja) * 1986-06-30 1988-01-16 Nec Corp 半導体装置
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4789885A (en) * 1987-02-10 1988-12-06 Texas Instruments Incorporated Self-aligned silicide in a polysilicon self-aligned bipolar transistor
DE3851102D1 (de) * 1987-07-10 1994-09-22 Siemens Ag Hochintegrierbare Speicherzelle und Verfahren zu ihrer Herstellung.
JPH01187866A (ja) * 1988-01-22 1989-07-27 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH03110856A (ja) * 1989-09-26 1991-05-10 Fujitsu Ltd 半導体装置の製造方法
JPH0448647A (ja) * 1990-06-13 1992-02-18 Fujitsu Ltd 半導体装置の製造方法
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
JPH0521591A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
DE4300986C2 (de) * 1992-01-17 1999-08-26 Mitsubishi Electric Corp Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben

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