JPH0521591A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0521591A JPH0521591A JP17202891A JP17202891A JPH0521591A JP H0521591 A JPH0521591 A JP H0521591A JP 17202891 A JP17202891 A JP 17202891A JP 17202891 A JP17202891 A JP 17202891A JP H0521591 A JPH0521591 A JP H0521591A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- trench
- nitride film
- side wall
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，素子分離用ト
レンチを埋め込んで信頼度の高い素子分離帯を形成する
方法の提供を目的とする。 【構成】 半導体基板１上にトレンチ形成用の開孔を有
する窒化膜マスク４を形成し，窒化膜マスク４をマスク
にして該半導体基板１をエッチングしてトレンチ５を形
成する工程と, トレンチ５内壁を酸化して熱酸化膜６を
形成した後，全面に酸化膜と窒化膜をこの順に堆積し,
異方性エッチングにより窒化膜と酸化膜をエッチングし
てトレンチ５側面に酸化膜側壁7aと窒化膜側壁8aを形成
する工程と, 全面にポリシリコンを堆積してトレンチ５
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
シリコン埋込み層９を残す工程と，ポリシリコン埋込み
層９上部を選択的に酸化して酸化膜側壁7aに接する酸化
膜キャップ10を形成した後,窒化膜マスク４をエッチン
グして除去する工程を有するように構成する。
レンチを埋め込んで信頼度の高い素子分離帯を形成する
方法の提供を目的とする。 【構成】 半導体基板１上にトレンチ形成用の開孔を有
する窒化膜マスク４を形成し，窒化膜マスク４をマスク
にして該半導体基板１をエッチングしてトレンチ５を形
成する工程と, トレンチ５内壁を酸化して熱酸化膜６を
形成した後，全面に酸化膜と窒化膜をこの順に堆積し,
異方性エッチングにより窒化膜と酸化膜をエッチングし
てトレンチ５側面に酸化膜側壁7aと窒化膜側壁8aを形成
する工程と, 全面にポリシリコンを堆積してトレンチ５
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
シリコン埋込み層９を残す工程と，ポリシリコン埋込み
層９上部を選択的に酸化して酸化膜側壁7aに接する酸化
膜キャップ10を形成した後,窒化膜マスク４をエッチン
グして除去する工程を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にトレンチを埋め込んで素子分離帯を形成する
方法に関する。
係り，特にトレンチを埋め込んで素子分離帯を形成する
方法に関する。
【０００２】
【従来の技術】図３(a) 〜(d) は従来例を示す工程順断
面図（その１），図４(e) 〜(g) は従来例を示す工程順
断面図（その２）である。以下，これらの図を参照しな
がら，従来例の概略を説明する。
面図（その１），図４(e) 〜(g) は従来例を示す工程順
断面図（その２）である。以下，これらの図を参照しな
がら，従来例の概略を説明する。
【０００３】図３(a) 参照 Ｓｉ基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成し，素子領域に酸化膜３を形成する。ＣＶＤ法によ
り全面にシリコン窒化膜を堆積した後，それをパターニ
ングして，フィールド酸化膜２上に開孔4aを持つ窒化膜
（Ｓｉ3 Ｎ4 ）マスク４を形成する。
形成し，素子領域に酸化膜３を形成する。ＣＶＤ法によ
り全面にシリコン窒化膜を堆積した後，それをパターニ
ングして，フィールド酸化膜２上に開孔4aを持つ窒化膜
（Ｓｉ3 Ｎ4 ）マスク４を形成する。
【０００４】図３(b) 参照 窒化膜マスク４をマスクにしてフィールド酸化膜２とＳ
ｉ基板１をエッチングし，トレンチ５を形成する。
ｉ基板１をエッチングし，トレンチ５を形成する。
【０００５】図３(c) 参照 トレンチ５内のＳｉ基板１表面を熱酸化し，熱酸化膜６
を形成する。 図３(d) 参照 ＣＶＤ法により全面にシリコン窒化膜８を成長する。
を形成する。 図３(d) 参照 ＣＶＤ法により全面にシリコン窒化膜８を成長する。
【０００６】図４(e) 参照 ＣＶＤ法により全面にポリＳｉを堆積してトレンチ５内
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
Ｓｉ埋込み層９を残す。この時窒化膜マスク４はエッチ
ングストッパとなり，ポリＳｉ埋込み層９の上面は窒化
膜マスク４の上面よりわずかに凹む。
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
Ｓｉ埋込み層９を残す。この時窒化膜マスク４はエッチ
ングストッパとなり，ポリＳｉ埋込み層９の上面は窒化
膜マスク４の上面よりわずかに凹む。
【０００７】図４(f) 参照 ポリＳｉ埋込み層９上部を選択的に熱酸化し，酸化膜キ
ャップ10を形成する。酸化膜キャップ10の側面はシリコ
ン窒化膜８に接する。
ャップ10を形成する。酸化膜キャップ10の側面はシリコ
ン窒化膜８に接する。
【０００８】図４(g) 参照 煮沸リン酸液で窒化膜マスク４をエッチングして除去す
る。この時，シリコン窒化膜８もエッチングされ，酸化
膜キャップ10側面に溝11が形成される。
る。この時，シリコン窒化膜８もエッチングされ，酸化
膜キャップ10側面に溝11が形成される。
【０００９】シリコン窒化膜８は酸化膜キャップ10形成
の際の膨張に伴なって発生する応力が素子領域に及ぶの
を抑制し，素子領域に結晶欠陥が発生するのを防ぐため
に設けられるものであるが，窒化膜マスク４エッチング
の際シリコン窒化膜８もエッチングされて酸化膜キャッ
プ10側面に溝11が形成されると，その後の工程で不良発
生の原因となる。例えば，Ａｌ配線を形成するため全面
にＡｌを被着し，パターニングのためエッチングをする
際，溝に入りこんだＡｌがエッチング残として残り，そ
れが素子分離の信頼性を著しく落としてしまう。
の際の膨張に伴なって発生する応力が素子領域に及ぶの
を抑制し，素子領域に結晶欠陥が発生するのを防ぐため
に設けられるものであるが，窒化膜マスク４エッチング
の際シリコン窒化膜８もエッチングされて酸化膜キャッ
プ10側面に溝11が形成されると，その後の工程で不良発
生の原因となる。例えば，Ａｌ配線を形成するため全面
にＡｌを被着し，パターニングのためエッチングをする
際，溝に入りこんだＡｌがエッチング残として残り，そ
れが素子分離の信頼性を著しく落としてしまう。
【００１０】
【発明が解決しようとする課題】本発明は，上記の問題
に鑑み，シリコン窒化膜８の上部に溝が形成されないよ
うに素子分離帯を形成する方法を提供することを目的と
する。
に鑑み，シリコン窒化膜８の上部に溝が形成されないよ
うに素子分離帯を形成する方法を提供することを目的と
する。
【００１１】
【課題を解決するための手段】図１(a) 〜(d) は実施例
を示す工程順断面図（その１），図２(e) 〜(h) は実施
例を示す工程順断面図（その２）である。
を示す工程順断面図（その１），図２(e) 〜(h) は実施
例を示す工程順断面図（その２）である。
【００１２】上記課題は，半導体基板１上にトレンチ形
成用の開孔4aを有する窒化膜マスク４を形成し，該窒化
膜マスク４をマスクにして該半導体基板１をエッチング
し，トレンチ５を形成する工程と, 該トレンチ５内壁を
酸化して熱酸化膜６を形成した後，全面に酸化膜７と窒
化膜８をこの順に堆積し,異方性エッチングにより該窒
化膜８と該酸化膜７をエッチングして該トレンチ５側面
に酸化膜側壁7aと窒化膜側壁8aを形成する工程と, 全面
にポリシリコンを堆積して該トレンチ５を埋め込んだ
後，エッチバックして該トレンチ５内にポリシリコン埋
込み層９を残す工程と，該ポリシリコン埋込み層９上部
を選択的に酸化して該酸化膜側壁7aに接する酸化膜キャ
ップ10を形成した後, 該窒化膜マスク４をエッチングし
て除去する工程を有する半導体装置の製造方法によって
解決される。
成用の開孔4aを有する窒化膜マスク４を形成し，該窒化
膜マスク４をマスクにして該半導体基板１をエッチング
し，トレンチ５を形成する工程と, 該トレンチ５内壁を
酸化して熱酸化膜６を形成した後，全面に酸化膜７と窒
化膜８をこの順に堆積し,異方性エッチングにより該窒
化膜８と該酸化膜７をエッチングして該トレンチ５側面
に酸化膜側壁7aと窒化膜側壁8aを形成する工程と, 全面
にポリシリコンを堆積して該トレンチ５を埋め込んだ
後，エッチバックして該トレンチ５内にポリシリコン埋
込み層９を残す工程と，該ポリシリコン埋込み層９上部
を選択的に酸化して該酸化膜側壁7aに接する酸化膜キャ
ップ10を形成した後, 該窒化膜マスク４をエッチングし
て除去する工程を有する半導体装置の製造方法によって
解決される。
【００１３】
【作用】本発明では，トレンチ５側面に酸化膜側壁7aと
窒化膜側壁8aを重ねて形成し，ポリシリコン埋込み層９
上部を選択的に酸化して形成する酸化膜キャップ10は酸
化膜側壁7aに接するようにしているから，窒化膜側壁8a
上部表面は酸化膜キャップ10で覆われる。したがって，
窒化膜マスク４をエッチングして除去する際，窒化膜側
壁8aがエッチングされることがなく，従来例に示したよ
うな溝が形成されることもない。
窒化膜側壁8aを重ねて形成し，ポリシリコン埋込み層９
上部を選択的に酸化して形成する酸化膜キャップ10は酸
化膜側壁7aに接するようにしているから，窒化膜側壁8a
上部表面は酸化膜キャップ10で覆われる。したがって，
窒化膜マスク４をエッチングして除去する際，窒化膜側
壁8aがエッチングされることがなく，従来例に示したよ
うな溝が形成されることもない。
【００１４】それゆえ，信頼度の高い素子分離帯の形成
が可能となる。
が可能となる。
【００１５】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
（その１），図２(e) 〜(h) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しなが
ら，実施例について説明する。
（その１），図２(e) 〜(h) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しなが
ら，実施例について説明する。
【００１６】図１(a) 参照 Ｓｉ基板１にＬＯＣＯＳ法により厚さが例えば6000Åの
フィールド酸化膜２を形成し，素子領域に厚さが例えば
200Åの酸化膜３を形成する。ＣＶＤ法により全面に厚
さが例えば2000Åのシリコン窒化膜を堆積した後，それ
をパターニングして，フィールド酸化膜２上に開孔4aを
持つ窒化膜（Ｓｉ3 Ｎ4 ）マスク４を形成する。
フィールド酸化膜２を形成し，素子領域に厚さが例えば
200Åの酸化膜３を形成する。ＣＶＤ法により全面に厚
さが例えば2000Åのシリコン窒化膜を堆積した後，それ
をパターニングして，フィールド酸化膜２上に開孔4aを
持つ窒化膜（Ｓｉ3 Ｎ4 ）マスク４を形成する。
【００１７】図１(b) 参照 窒化膜マスク４程をマスクにしてフィールド酸化膜２と
Ｓｉ基板１をエッチングし，トレンチ５を形成する。ト
レンチ５の幅は例えば１μｍ，深さは例えば，４〜５μ
ｍである。
Ｓｉ基板１をエッチングし，トレンチ５を形成する。ト
レンチ５の幅は例えば１μｍ，深さは例えば，４〜５μ
ｍである。
【００１８】図１(c) 参照 トレンチ５内のＳｉ基板１表面を熱酸化し，厚さが例え
ば 500Åの熱酸化膜６を形成する。
ば 500Åの熱酸化膜６を形成する。
【００１９】図１(d) 参照 ＣＶＤ法により全面に厚さが例えば1000Åのシリコン酸
化膜７及び厚さが例えば 300Åのシリコン窒化膜８を順
次成長する。
化膜７及び厚さが例えば 300Åのシリコン窒化膜８を順
次成長する。
【００２０】図２(e) 参照 反応性イオンエッチング（ＲＩＥ）によりシリコン窒化
膜８及びシリコン酸化膜７を異方性エッチングし，トレ
ンチ５側面に酸化膜側壁7a及び窒化膜側壁8aを形成す
る。
膜８及びシリコン酸化膜７を異方性エッチングし，トレ
ンチ５側面に酸化膜側壁7a及び窒化膜側壁8aを形成す
る。
【００２１】図２(f) 参照 ＣＶＤ法により全面にポリＳｉを堆積してトレンチ５内
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
Ｓｉ埋込み層９を残す。この時，窒化膜マスク４はエッ
チングストッパとなり，ポリＳｉ埋込み層９の上面は窒
化膜マスク４の上面よりわずかに凹む。
を埋め込んだ後，エッチバックしてトレンチ５内にポリ
Ｓｉ埋込み層９を残す。この時，窒化膜マスク４はエッ
チングストッパとなり，ポリＳｉ埋込み層９の上面は窒
化膜マスク４の上面よりわずかに凹む。
【００２２】図２(g) 参照 ポリＳｉ埋込み層９の上部を選択的に熱酸化し，厚さが
例えば4000Åの酸化膜キャップ10を形成する。酸化する
ことによりポリＳｉは膨張し，酸化膜キャップ10の側面
は酸化膜側壁7aに接して窒化膜側壁8aを完全に覆うよう
になる。
例えば4000Åの酸化膜キャップ10を形成する。酸化する
ことによりポリＳｉは膨張し，酸化膜キャップ10の側面
は酸化膜側壁7aに接して窒化膜側壁8aを完全に覆うよう
になる。
【００２３】図２(h) 参照 煮沸リン酸液で窒化膜マスク４をエッチングして除去す
る。このようにして表面がすべて酸化膜で覆われた素子
分離帯が形成される。表面はほぼ平坦であり，その後の
工程において従来例で説明したようなエッチング残の生
じることもない。
る。このようにして表面がすべて酸化膜で覆われた素子
分離帯が形成される。表面はほぼ平坦であり，その後の
工程において従来例で説明したようなエッチング残の生
じることもない。
【００２４】なお，トレンチ５は必ずしもフィールド酸
化膜２の形成箇所に設ける必要はなく，フィールド酸化
膜を形成せずに直接トレンチ５を基板に形成してもよ
い。
化膜２の形成箇所に設ける必要はなく，フィールド酸化
膜を形成せずに直接トレンチ５を基板に形成してもよ
い。
【００２５】
【発明の効果】以上説明したように，本発明によれば，
トレンチによる素子分離において，表面に溝等の凹みが
なくほぼ平坦で，信頼度の高い素子分離帯が形成でき
る。
トレンチによる素子分離において，表面に溝等の凹みが
なくほぼ平坦で，信頼度の高い素子分離帯が形成でき
る。
【００２６】本発明は，素子の微細化，高信頼化に寄与
するものである。
するものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e) 〜(h) は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】(a) 〜(d) は従来例を示す工程順断面図（その
１）である。
１）である。
【図４】(e) 〜(g) は従来例を示す工程順断面図（その
２）である。
２）である。
１は半導体基板であってＳｉ基板 ２はフィールド酸化膜 ３は酸化膜 ４は窒化膜マスクであってＳｉ3 Ｎ4 マスク 4aは開孔 ５はトレンチ ６は熱酸化膜 ７は酸化膜であってＳｉＯ2 膜 7aは酸化膜側壁 ８は窒化膜であってＳｉ3 Ｎ4 膜 8aは窒化膜側壁 ９はポリＳｉ埋込み層 10は酸化膜キャップ 11は溝
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板(1) 上にトレンチ形成用の開
孔(4a)を有する窒化膜マスク(4) を形成し，該窒化膜マ
スク(4) をマスクにして該半導体基板(1) をエッチング
し，トレンチ(5) を形成する工程と, 該トレンチ(5) 内壁を酸化して熱酸化膜(6) を形成した
後，全面に酸化膜(7)と窒化膜(8) をこの順に堆積し,
異方性エッチングにより該窒化膜(8) と該酸化膜(7) を
エッチングして該トレンチ(5) 側面に酸化膜側壁(7a)と
窒化膜側壁(8a)を形成する工程と, 全面にポリシリコンを堆積して該トレンチ(5) を埋め込
んだ後，エッチバックして該トレンチ(5) 内にポリシリ
コン埋込み層(9) を残す工程と， 該ポリシリコン埋込み層(9) 上部を選択的に酸化して該
酸化膜側壁(7a)に接する酸化膜キャップ(10)を形成した
後, 該窒化膜マスク(4) をエッチングして除去する工程
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202891A JPH0521591A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202891A JPH0521591A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521591A true JPH0521591A (ja) | 1993-01-29 |
Family
ID=15934190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17202891A Withdrawn JPH0521591A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521591A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
| EP0928023A1 (en) * | 1997-12-30 | 1999-07-07 | Siemens Aktiengesellschaft | Shallow trench isolation structure with recessed nitride liner and method for making same |
| KR19990060829A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
| US6271070B2 (en) | 1997-12-25 | 2001-08-07 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6373119B1 (en) | 1997-02-27 | 2002-04-16 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR100315019B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 반도체장치의소자분리방법 |
| KR100400301B1 (ko) * | 1999-12-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100419754B1 (ko) * | 1999-12-31 | 2004-02-21 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| US6936394B2 (en) | 2001-02-28 | 2005-08-30 | Canon Kabushiki Kaisha | Replenishing developer and developing method |
| US7829924B2 (en) | 2006-01-06 | 2010-11-09 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1991
- 1991-07-12 JP JP17202891A patent/JPH0521591A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
| US6373119B1 (en) | 1997-02-27 | 2002-04-16 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6271070B2 (en) | 1997-12-25 | 2001-08-07 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| EP0928023A1 (en) * | 1997-12-30 | 1999-07-07 | Siemens Aktiengesellschaft | Shallow trench isolation structure with recessed nitride liner and method for making same |
| KR19990060829A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100315019B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 반도체장치의소자분리방법 |
| KR100400301B1 (ko) * | 1999-12-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100419754B1 (ko) * | 1999-12-31 | 2004-02-21 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| US6936394B2 (en) | 2001-02-28 | 2005-08-30 | Canon Kabushiki Kaisha | Replenishing developer and developing method |
| US7829924B2 (en) | 2006-01-06 | 2010-11-09 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE35294E (en) | Polysilicon encapsulated localized oxidation of silicon | |
| JPH02156552A (ja) | 半導体装置およびその製造方法 | |
| JPH0410740B2 (ja) | ||
| US6475875B1 (en) | Shallow trench isolation elevation uniformity via insertion of a polysilicon etch layer | |
| US6649488B2 (en) | Method of shallow trench isolation | |
| JPH0521591A (ja) | 半導体装置の製造方法 | |
| US5061653A (en) | Trench isolation process | |
| JPH07105436B2 (ja) | 半導体装置の製造方法 | |
| JPH06295954A (ja) | 製造方法および半導体電子素子の選択酸化からバードビークを除去する方法 | |
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JP2715972B2 (ja) | 半導体装置の製造方法 | |
| KR100532406B1 (ko) | 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법 | |
| JP2000323565A (ja) | 半導体装置の製造方法及び半導体装置 | |
| GB2333644A (en) | A method of forming void free trench isolation | |
| JP2757358B2 (ja) | 半導体装置の製造方法 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JPH0555361A (ja) | 半導体装置及びその製造方法 | |
| JP2786259B2 (ja) | 半導体素子の製造方法 | |
| JP3160928B2 (ja) | 素子分離形成方法 | |
| JPH098118A (ja) | 半導体装置の製造方法 | |
| JP4228414B2 (ja) | 半導体装置の製造方法 | |
| JPH0521592A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3233149B2 (ja) | 半導体装置の製法 | |
| US6225186B1 (en) | Method for fabricating LOCOS isolation | |
| KR100343132B1 (ko) | 반도체장치의소자분리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |