JP3233149B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JP3233149B2 JP3233149B2 JP2000283497A JP2000283497A JP3233149B2 JP 3233149 B2 JP3233149 B2 JP 3233149B2 JP 2000283497 A JP2000283497 A JP 2000283497A JP 2000283497 A JP2000283497 A JP 2000283497A JP 3233149 B2 JP3233149 B2 JP 3233149B2
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Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離領域
を有する半導体装置の製法に関する。
を有する半導体装置の製法に関する。
【０００２】
【従来の技術】ＬＳＩ等において素子の集積密度を向上
させるために、素子間分離技術は、選択酸化（ＬＯＣＯ
Ｓ）分離からトレンチ（溝）分離へと移行している。ト
レンチ分離技術の主流は図３に示すようにシリコン基板
１０に設けた溝１１内に内壁酸化膜１２を介して多結晶
シリコン１３をいっぱいに埋込んだトレンチ（所謂Ｐｏ
ｌｙ Ｓｉ−ｆｉｌｌｅｄ Ｔｒｅｎｃｈ）である。
させるために、素子間分離技術は、選択酸化（ＬＯＣＯ
Ｓ）分離からトレンチ（溝）分離へと移行している。ト
レンチ分離技術の主流は図３に示すようにシリコン基板
１０に設けた溝１１内に内壁酸化膜１２を介して多結晶
シリコン１３をいっぱいに埋込んだトレンチ（所謂Ｐｏ
ｌｙ Ｓｉ−ｆｉｌｌｅｄ Ｔｒｅｎｃｈ）である。
【０００３】
【発明が解決しようとする課題】しかしながらこの場
合、溝１１内に埋込んだ多結晶シリコン１３表面を酸化
する工程で、その形成される酸化膜１４のバーティカル
バーズビーク１４ａによる応力で結晶欠陥１５が発生し
易い。そこで図４に示すように多結晶シリコン１３の表
面を酸化せずにＣＶＤによるＳｉＯ2 を再充填する方法
があるが、この場合でもその後の製造プロセスで例えば
ウエハを酸化する工程において多結晶シリコン１３の表
面１３ａが酸化させられるため体積膨張による応力がか
かり、前述の場合と同様に結晶欠陥発生の原因となり易
い。
合、溝１１内に埋込んだ多結晶シリコン１３表面を酸化
する工程で、その形成される酸化膜１４のバーティカル
バーズビーク１４ａによる応力で結晶欠陥１５が発生し
易い。そこで図４に示すように多結晶シリコン１３の表
面を酸化せずにＣＶＤによるＳｉＯ2 を再充填する方法
があるが、この場合でもその後の製造プロセスで例えば
ウエハを酸化する工程において多結晶シリコン１３の表
面１３ａが酸化させられるため体積膨張による応力がか
かり、前述の場合と同様に結晶欠陥発生の原因となり易
い。
【０００４】本発明は、上述の点に鑑み、半導体基体へ
の応力、結晶欠陥の発生を抑制することができるトレン
チ分離領域を有した半導体装置の製法を提供するもので
ある。
の応力、結晶欠陥の発生を抑制することができるトレン
チ分離領域を有した半導体装置の製法を提供するもので
ある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
の製法は、半導体基体に溝を形成する工程、溝内に絶縁
膜を介して多結晶半導体層を埋込む工程、溝の上部凹部
内を含んで耐酸化性皮膜及び絶縁層を形成する工程、絶
縁層及び耐酸化性皮膜を半導体基体の表面までエッチバ
ックし、溝内を多結晶半導体層とその上の耐酸化性皮膜
及び絶縁層で充填してなるトレンチ分離領域を形成する
工程を有する。
の製法は、半導体基体に溝を形成する工程、溝内に絶縁
膜を介して多結晶半導体層を埋込む工程、溝の上部凹部
内を含んで耐酸化性皮膜及び絶縁層を形成する工程、絶
縁層及び耐酸化性皮膜を半導体基体の表面までエッチバ
ックし、溝内を多結晶半導体層とその上の耐酸化性皮膜
及び絶縁層で充填してなるトレンチ分離領域を形成する
工程を有する。
【０００６】本発明に係る半導体装置の製法において
は、半導体基体に形成した溝内に所定深さまで多結晶半
導体層を埋込んだ後、溝上部の凹部を含んで耐酸化性皮
膜及び絶縁層を形成した後、エッチバックすることによ
り、溝内の多結晶半導体層の表面は耐酸化性皮膜で被覆
される。従って多結晶半導体層の表面の酸化が防止さ
れ、半導体基体に悪影響を与えることのないトレンチ分
離領域が形成される。
は、半導体基体に形成した溝内に所定深さまで多結晶半
導体層を埋込んだ後、溝上部の凹部を含んで耐酸化性皮
膜及び絶縁層を形成した後、エッチバックすることによ
り、溝内の多結晶半導体層の表面は耐酸化性皮膜で被覆
される。従って多結晶半導体層の表面の酸化が防止さ
れ、半導体基体に悪影響を与えることのないトレンチ分
離領域が形成される。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【０００８】図１は、本発明で製造される半導体装置の
実施の形態を示す。同図はその要部、即ちトレンチ分離
領域の部分を示す。この半導体装置１は、トランジスタ
等の半導体素子が形成されたシリコン基板２の一主面の
素子間を分離すべき部分にトレンチ分離領域３が形成さ
れて成る。トレンチ分離領域３は、シリコン基板２の一
主面に溝４が形成され、この溝４の内壁に酸化膜（Ｓｉ
Ｏ2 ）５が形成されると共に、酸化膜５を介してシリコ
ン基板２と電気的に分離される多結晶シリコン６が溝４
内の所定の深さまで埋込まれ、さらに溝４の上部凹部７
内において、多結晶シリコン６の上面及び溝４上部の内
壁にわたって形成した耐酸化性皮膜の例えばＳｉＮ膜８
を介して絶縁膜である例えばＳｉＯ2 膜９が埋込まれて
構成される。
実施の形態を示す。同図はその要部、即ちトレンチ分離
領域の部分を示す。この半導体装置１は、トランジスタ
等の半導体素子が形成されたシリコン基板２の一主面の
素子間を分離すべき部分にトレンチ分離領域３が形成さ
れて成る。トレンチ分離領域３は、シリコン基板２の一
主面に溝４が形成され、この溝４の内壁に酸化膜（Ｓｉ
Ｏ2 ）５が形成されると共に、酸化膜５を介してシリコ
ン基板２と電気的に分離される多結晶シリコン６が溝４
内の所定の深さまで埋込まれ、さらに溝４の上部凹部７
内において、多結晶シリコン６の上面及び溝４上部の内
壁にわたって形成した耐酸化性皮膜の例えばＳｉＮ膜８
を介して絶縁膜である例えばＳｉＯ2 膜９が埋込まれて
構成される。
【０００９】かかる半導体装置１によれば、トレンチ分
離領域３において、溝４内の多結晶シリコン６の表面に
直接接するように耐酸化性皮膜８が形成されることによ
り、多結晶シリコン６の表面の酸化が防止される。これ
により、シリコン基板２に与えられる応力を低減して結
晶欠陥の発生を抑制することができトランジスタ特性を
向上することができます。
離領域３において、溝４内の多結晶シリコン６の表面に
直接接するように耐酸化性皮膜８が形成されることによ
り、多結晶シリコン６の表面の酸化が防止される。これ
により、シリコン基板２に与えられる応力を低減して結
晶欠陥の発生を抑制することができトランジスタ特性を
向上することができます。
【００１０】次に図２を用いて、本発明の半導体装置の
製法、即ちトレンチ分離領域の形成法の一実施の形態
を、上述の半導体装置１の製造に適用した場合について
説明する。
製法、即ちトレンチ分離領域の形成法の一実施の形態
を、上述の半導体装置１の製造に適用した場合について
説明する。
【００１１】まず、図２Ａに示すように、シリコン基板
２の一主面に溝４を例えばＲＩＥにより形成し、溝４の
内壁に酸化膜（ＳｉＯ2 ）５を形成した後、さらにＣＶ
Ｄ法により多結晶シリコン６を充填する。
２の一主面に溝４を例えばＲＩＥにより形成し、溝４の
内壁に酸化膜（ＳｉＯ2 ）５を形成した後、さらにＣＶ
Ｄ法により多結晶シリコン６を充填する。
【００１２】次に、図２Ｂに示すように、多結晶シリコ
ン６をエッチバックすると共に、溝４内の多結晶シリコ
ン６をエッチバック時に所要深さまで除去して凹部７を
形成する。
ン６をエッチバックすると共に、溝４内の多結晶シリコ
ン６をエッチバック時に所要深さまで除去して凹部７を
形成する。
【００１３】次に、図２Ｃに示すように凹部７内を含ん
で耐酸化性皮膜例えばＳｉＮ膜８と、ＳｉＯ2 膜９を夫
々ＣＶＤ法により被着形成し、しかる後、ＳｉＯ2 膜９
及びＳｉＮ膜８をエッチバックして、図２Ｄに示すよう
に溝４内に多結晶シリコン６が埋込まれると共に、その
上に耐酸化性のＳｉＮ膜８を介してＳｉＯ2 膜９が被覆
されて成るトレンチ分離領域３を得る。
で耐酸化性皮膜例えばＳｉＮ膜８と、ＳｉＯ2 膜９を夫
々ＣＶＤ法により被着形成し、しかる後、ＳｉＯ2 膜９
及びＳｉＮ膜８をエッチバックして、図２Ｄに示すよう
に溝４内に多結晶シリコン６が埋込まれると共に、その
上に耐酸化性のＳｉＮ膜８を介してＳｉＯ2 膜９が被覆
されて成るトレンチ分離領域３を得る。
【００１４】本実施の形態に係る半導体装置の製法によ
れば、半導体基体に形成された溝４内に絶縁膜５を介し
て所定の深さまで多結晶半導体層６を埋込んだ後、溝４
の上部凹部７内を含んで耐酸化性皮膜８及び絶縁層９を
形成してエッチバックしてトレンチ分離領域３を形成す
ることにより、溝内に埋込まれた多結晶シリコン６の表
面が耐酸化性皮膜８で被覆され、その後の酸化プロセス
で多結晶シリコン６表面の酸化が防止される。従って、
シリコン基板２に与える応力が低減し、結晶欠陥の発生
を抑制することができ、トランジスタ特性を向上するこ
とができる。
れば、半導体基体に形成された溝４内に絶縁膜５を介し
て所定の深さまで多結晶半導体層６を埋込んだ後、溝４
の上部凹部７内を含んで耐酸化性皮膜８及び絶縁層９を
形成してエッチバックしてトレンチ分離領域３を形成す
ることにより、溝内に埋込まれた多結晶シリコン６の表
面が耐酸化性皮膜８で被覆され、その後の酸化プロセス
で多結晶シリコン６表面の酸化が防止される。従って、
シリコン基板２に与える応力が低減し、結晶欠陥の発生
を抑制することができ、トランジスタ特性を向上するこ
とができる。
【００１５】
【発明の効果】本発明に係る半導体装置の製法によれ
ば、半導体基体への応力、結晶欠陥の発生等を抑制でき
るようにしたトレンチ分離領域を形成することができ、
トランジスタ特性を向上せしめた半導体装置の製造を可
能にする。
ば、半導体基体への応力、結晶欠陥の発生等を抑制でき
るようにしたトレンチ分離領域を形成することができ、
トランジスタ特性を向上せしめた半導体装置の製造を可
能にする。
【図１】本発明で製造される半導体装置の実施の形態を
示す要部の断面図である。
示す要部の断面図である。
【図２】Ａ〜Ｄ 本発明の半導体装置の製法（特にトレ
ンチ分離領域の形成法）の実施の形態を示す製造工程図
である。
ンチ分離領域の形成法）の実施の形態を示す製造工程図
である。
【図３】トレンチ分離領域の第１比較例を示す断面図で
ある。
ある。
【図４】トレンチ分離領域の第２比較例を示す断面図で
ある。
ある。
１‥‥半導体装置、２‥‥シリコン基板、３‥‥トレン
チ分離領域、４‥‥溝、５‥‥酸化膜（ＳｉＯ2 ）、６
‥‥多結晶シリコン、７‥‥凹部、８‥‥耐酸化性皮膜
（ＳｉＮ膜）、９‥‥絶縁膜（ＳｉＯ2 膜）
チ分離領域、４‥‥溝、５‥‥酸化膜（ＳｉＯ2 ）、６
‥‥多結晶シリコン、７‥‥凹部、８‥‥耐酸化性皮膜
（ＳｉＮ膜）、９‥‥絶縁膜（ＳｉＯ2 膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 浩之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 板橋 昌夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭62−260337（ＪＰ，Ａ) 特開 平２−28954（ＪＰ，Ａ) 特開 平２−105552（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 - 21/764
Claims (1)
- 【請求項１】 半導体基体に溝を形成する工程、 上記溝内に絶縁膜を介して所定の深さまで多結晶半導体
層を埋込む工程、 上記溝の上部凹部内を含んで耐酸化性皮膜及び絶縁層を
形成する工程、 上記絶縁層及び上記耐酸化性皮膜を上記半導体基体の表
面までエッチバックし、上記溝内を多結晶半導体層とそ
の上の耐酸化性皮膜及び絶縁層で充填してなるトレンチ
分離領域を形成する工程を有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283497A JP3233149B2 (ja) | 1989-12-15 | 2000-09-19 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283497A JP3233149B2 (ja) | 1989-12-15 | 2000-09-19 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01325291A Division JP3141237B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110890A JP2001110890A (ja) | 2001-04-20 |
| JP3233149B2 true JP3233149B2 (ja) | 2001-11-26 |
Family
ID=18767852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000283497A Expired - Fee Related JP3233149B2 (ja) | 1989-12-15 | 2000-09-19 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233149B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10233208A1 (de) | 2002-07-22 | 2004-03-04 | Infineon Technologies Ag | Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren |
-
2000
- 2000-09-19 JP JP2000283497A patent/JP3233149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001110890A (ja) | 2001-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |