KR0172240B1 - 반도체 소자의 소자분리 방법 - Google Patents

반도체 소자의 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 트랜치의 내측을 순차적으로 형성되는 제1산화막과 감광막패턴으로 메우되, 상기 제1산화막을 트랜치 내측의 일부만 남도록한 후, 상기 감광막패턴을 제거하고 제1산화막을 도포하여 상기 트랜치를 메웠으므로, 트랜치의 내측에 보이드 생성이 억제되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 소자분리 방법
제1도는 종래 기술에 따른 반도체소자의 소자분리 방법을 설명하기 위한 개략도.
제2a도 내지 제2f도는 본 발명에 따른 반도체소자의 소자분리 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 질화막 4 : 트랜치
5 : 산화막 6 : 보이드
8 : 감광막
본발명은 반도체소자의 소자분리 방법에 관한 것으로서, 특히 트랜치를 소자분리 방법에서 감광막패턴을 이용하여 트랜치의 내부를 안정되게 메꾸어 단차피복성 악화로 인한 보이드에 의한 불량 발생을 방지하여 공정 수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성 영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
제1도는 종래 기술에 따른 반도체소자의 소자분리 방법을 설명하기 위한 개략도로서, 트랜치 소자분리의 예이다.
먼저, 실리콘 재질의 반도체 기판(1)의 표면을 열산화시켜 비교적 얇은 두께의 패드 산화막(2)을 형성하고, 상기 패드 산화막(2)상에 질화막(3)을 화학기상증측(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성한 후, 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분상의 질화막(3)과 패드 산화막(2)을 감광막패턴을 이용하는 식각방법으로 순차적으로 제거하여 반도체기판(1)을 노출시키고, 상기 노출되어 있는 반도체기판(1)의 예정된 두께를 이방성 식각방법으로 제거하여 트랜치(4)를 형성한 후, 상기 구조의 전표면에 상기 트랜치를 완전히 메우는 정도 이상의 두께로 절연재질, 예를들어 테오스(Tetra etchyl orthor silicate; 이하 TEOS라 칭함) 산화막(5)을 형성한다.
그후, 도시되어있지는 않으나, 상기 질화막(3) 패턴이 노출될때까지 산화막(5)을 전면 이방성 식각하여 트랜치(4)를 메운 부분의 산화막(5)이 남도록하고, 상기 질화막(3) 패턴과 패드산화막(2)을 제거하여 소자분리 절연막의 제조공정을 완료한다.
상기와 같은 종래 방법에 따른 반도체소자의 소자분리 절연막의 제조방법은 상기 트랜치의 측벽과 저면에서의 산화막 증착 속도가 차이가 나므로 상기 트랜치의 내측에 보이드(Void; 6)가 발생되어 공정수율 및 소자 동작의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 감광막을 사용하여 소자분리막으로 이용되는 산화막과의 식각선 택비차를 이용하여 보이드 발생을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 소자분리 방법의 특징은, 반도체기판에서 소자분리 영역으로 예정되어 있는 부분에 트랜치를 형성하는 공정과, 상기 구조의 전표면에 트랜치를 메우지 않는 정도의 두께로 제1산화막을 형성하는 공정과, 상기 트랜치 내측의 제1산화막 상에 감광막 패턴을 형성하여 상기 트랜치를 메우는 공정과, 상기 제1산화막을 전면 이방성식각하여 상기 트랜치의 내측에만 남도록하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 트랜치를 제2산화막을 메우는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 소자분리 방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2f도는 본발명에 따른 반도체소자의 소자분리 공정도이다.
먼저, 반도체기판(1)에서 소자분리 영역으로 예정되어있는 부분상에 소정깊이의 트랜치(4)를 형성한 후, 상기 구조의 전표면에 제1산화막(5A)을 테오스(Tetra etchyl orthor silicate; 이하 TEOS라 칭함) 산화막 등으로 형성하되, 상기 트랜치(4)를 완전히 메우지는 않는 정도의 두께로 형성한다. (제2a도 참조).
그다음 상기 구조의 전표면에 감광막(8)을 도포하고, (제2b도 참조), 상기 감광막(8)을 전면 이방성식각하여 상기 트랜치(4)를 메우는 감광막(8) 패턴을 형성한다. (제2c도 참조).
그후, 상기 제1산화막(5A)을 전면 식각하여 상기 트랜치(4)의 내측에만 일부 두께가 남도록한다. 이때 되도록 상기 트랜치(4)의 애스팩트 비가 작도록한다. (제2d도 참조).
그다음 상기 감광막(8) 패턴을 제거하고, (제2e도 참조), 다시 상기 구조의 전표면에 제2산화막(5B)을 도포하여 상기 트랜치(4)를 메운다. (제2f도 참조).
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 소자분리 방법은 트랜치의 내측을 순차적으로 형성되는 제1산화막과 감광막패턴으로 메우되, 상기 제1산화막을 트랜치 내측의 일부만 남도록한 후, 상기 감광막패턴을 제거하고 제1산화막을 도포하여 상기 트랜치를 메웠으므로, 트랜치의 내측에 보이드 생성이 억제되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 반도체기판에서 소자분리 영역으로 예정되어 있는 부분에 트랜치를 형성하는 공정과, 상기 구조의 전표면에 트랜치를 메우지 않는 정도의 두께로 제1산화막을 형성하는 공정과, 상기 트랜치 내측의 제1산화막 상에 감광막 패턴을 형성하여 상기 트랜치를 메우는 공정과, 상기 제1산화막을 전면 이방성식각하여 상기 트랜치의 내측에만 남도록 하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 트랜치를 제2산화막을 메우는 공정을 구비하는 반도체소자의 소자분리 방법.
  2. 제1항에 있어서, 상기 제1 및 제2산화막이 TEOS 산화막인 것을 특징으로 하는 반도체소자의 소자분리 방법.
  3. 제1항에 있어서, 상기 트랜치 내측의 제1산화막이 남도록 식각하는 공정시 상기 트랜치의 애스팩트비가 1이 되도록하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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