KR0168122B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 넓은 지역과 좁은 지역의 소자 분리막을 공유하는 반도체 소자의 제조에 있어, 넓은 지역과 좁은 지역의 소자 분리막 형성후 발생되는 단차로 인한 평탄성 저하 및 소자 분리막 형성시 발생 되는 스트레스에 의한 소자의 신뢰성 저하를 방지하기 위하여 넓은 지역의 소자 분리막을 LOCOS 기술에 의한 필드 산화막 형성 후 그 주변에 트렌치를 형성하여 이중 구조의 소자 분리막으로 형성시키므로써 소자 분리 특성을 향상시킬 수 있다. 또한 트렌치 내부를 채우기 위한 산화막 증착 후 재산화 공정을 실시하지 않아 활성 영역으로 가해지는 스트레스가 방지되며 게이트 전극으로 이용될 산화막과 폴리실리콘층을 소자 분리막 형성전에 형성시키므로써 공정의 단순화를 이룰수 있다. 그러므로 넓은 지역과 좁은 지역의 평탄성 및 소자의 신뢰성이 향상되며 소자의 수율을 증대시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

Description

반도체 소자의 제조방법
제1a도 내지 제1i도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2: 산화막
3 : 폴리실리콘층 4 및 6 : 제1및 제2질화막
5 및8: 제1및 제2CVD 산화막
7 : 필드 산화막 9 : 감광막
10 : 소오스 및 드레인 영역
11 : 절연막
12 및 12A : 제1및 제2트렌치
13 : 게이트 전극
14 및 15 : 제1및 제2소자 분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 넓은 지역과 좁은 지역의 소자 분리막을 공유하는 반도체 소자의 제조에 있어, 넓은 지역의 소자 분리막을 LOCOS 기술에 의한 필드 산화막 형성 후 그 주변에 트렌치를 형성하여 이중 구조의 소자 분리막으로 형성시키므로써 소자의 평탄성 및 신뢰성이 향상될 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 소자 분리막이 형성된 실리콘 기판상에 제조되는데, 소자 분리막으로는 LOCOS(Local Oxidation of Silicon) 기술을 이용한 소자 분리막과 트렌치(Trench)를 이용한 소자 분리막이 일반적으로 사용된다. 그러나 LOCOS 기술에 의해 형성된 소자 분리막은 그 양측부에 발생되는 버즈빅(Bird's Beak)으로 인해 활성 영역이 감소되는 단점이 있기 때문에 소자가 고집적화됨에 따라 256M DRAM급 이상의 초고집적 반도체 소자에서는 비교적 적은 소자 분리 영역을 차지하는 트렌치를 이용한 소자 분리막을 많이 사용한다. 그러면 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
종래 반도체 소자의 제조방법중 트렌치를 이용한 소자 분리막은 실리콘 기판에 소정 깊이의 트렌치를 형성하고 그 내부에 예를들어 CVD 산화막과 같은 화학증착 산화막을 증착하는데, 이후의 평탄화 공정에서 트렌치의 폭이 좁은 지역과 넓은 지역간에 발생되는 단차로 인하여 소자의 평탄성이 저하되며, 또한 게이트 전극 형성을 위한 게이트 산화막 성장시 재산화(Reoxidation)에 의해 상기 트렌치 내부에 형성된 산화막의 부피가 팽창되고 이는 활성 영역쪽으로 심각한 스트레스(Stress)를 유발하여 접합 누설 전류(Junction leakage current)를 증가시킨다.
따라서, 본 발명은 넓은 지역의 소자 분리막을 형성함에 있어, LOCOS 기술에 의한 필드 산화막 형성 후 그 주변에 트렌치를 형성하여 이중 구조의 소자 분리막을 형성시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 산화막, 폴리실리콘층, 제1질화막 및 제1CVD 산화막을 순차적으로 형성시킨 후 패터닝하여 좁은 소자 분리 영역과 넓은 소자 분리 영역의 실리콘 기판을 각각 노출시키는 단계와, 전체 구조 상부에 제2질화막을 증착한 후 전면 식각을 실시하여 상기 넓은 소자 분리 영역의 측벽에 제2질화막을 잔류시키고 상기 실리콘 기판의 소정 부분을 노출시키는 단계와, 상기 넓은 소자 분리 영역의 노출된 실리콘 기판을 산화시켜 필드 산화막을 형성시키는 단계와, 상기 잔류된 제2질화막을 제거시킨 후 좁은 소자 분리 영역 및 넓은 소자 분리 영역의 노출된 실리콘 기판을 식각하여 제1및 제2트렌치를 각각 형성시키는 단계와, 전체 구조 상부에 제2CVD 산화막을 증착하고 플로우시킨 후 상기 제1질화막의 표면이 노출될 때까지 상기 제2CVD 산화막 및 제1CVD 산화막을 순차적으로 식각하여 좁은 소자 분리 영역 및 넓은 소자 분리 영역에 제1및 제2소자 분리막을 각각 형성시키는 단계와, 상기 노출된 제1질화막, 폴리실리콘층 및 산화막을 순차적으로 식각하여 게이트 전극을 형성시키는 단계와, 불순물 이온 주입 공정을 실시하여 상기 게이트 전극 양측의 노출된 실리콘 기판에 소오스 및 드레인 영역을 형성하여 트랜지스터의 형성을 완료한 후 전체 구조 상부에 절연막을 형성시키는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1i도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
제1a도는 실리콘 기판(1) 상부에 산화막(2), 폴리실리콘층(3), 제1질화막(4) 및 제1CVD 산화막(5)을 순차적으로 형성시킨 후 패터닝하여 좁은 소자 분리 영역(A)과 넓은 소자 분리 영역(B)의 실리콘 기판(1)을 각각 노출시킨 상태의 단면도이다. 이때, 폴리실리콘층(3)은 1500~2000Å, 제1질화막(4)은 400~600Å 그리고 제1CVD 산화막(5)은 1000~1500Å 정도의 두께로 각각 형성한다. 또한, 산화막(2) 및 폴리실리콘층(3)은 후에 게이트 전극으로 사용되기 때문에 산화막(2) 형성전 노출된 실리콘 기판(1)의 표면을 충분히 세정시키는 공정이 포함되어야 한다.
제1b도는 전체 구조 상부에 제2질화막(6)을 1000~1500Å두께로 증착한 후 전면 식각을 실시하여 넓은 소자 분리 영역(B)의 실리콘 기판(1)이 소정 부분 노출된 상태의 단면도이다. 이때, 좁은 소자 분리 영역(A)에서는 제2질화막(6)이 거의 그대로 잔류되지만 넓은 소자 분리 영역(B)에서는 양측벽에만 제2질화막(6)이 잔류된다.
제1c도는 넓은 소자 분리 영역(B)의 노출된 실리콘 기판(1)을 산화시켜 필드 산화막(7)을 형성시킨 상태의 단면도이다. 이때 잔류된 제2질화막(6)은 산화 방지층이 되며, 필드 산화막(7)은 1500~3000Å정도의 두께로 성장시킨다.
제1d도는 잔류된 제2질화막(6)을 인산을 사용하여 제거시킨 후 좁은 소자 분리 영역(A) 및 넓은 소자 분리 영역(B)의 노출된 실리콘 기판(1)을 식각하여 제1및 제2트렌치(12 및 12A)를 각각 형성시킨 상태의 단면도로서, 넓은 소자 분리 영역(B)에 형성된 필드 산화막(7)의 측부가 제2트렌치(12A)에 의해 둘러싸이게 된다.
제1e도는 제1및 제2트렌치(12 및 12A) 내부를 채우기 위한 전체면에 제2CVD 산화막(8)을 증착한 상태의 단면도이고, 제1F도는 제2CVD 산화막(8)을 플로우(Flow)시킨 후 제1질화막(4)의 표면이 노출될 때까지 제2CVD 산화막(8) 및 제1CVD 산화막(5)을 순차적으로 식각한 상태의 단면도이다. 이때, 좁은 소자 분리 영역(A)의 제1트렌치(12) 내부에 제2CVD 산화막(8)이 채워진 제1소자 분리막(14)이 형성되고, 넓은 소자 분리 영역(B)의 제2트렌치(12A) 내부에 제2CVD 산화막(8)이 채워진 제2소자 분리막(15)이 형성된다. 그런데, 제2소자 분리막(15)은 필드 산화막(7)이 제2CVD 산화막(8)으로 둘러싸여진 이중 구조로 형성된다.
제1g도는 전체면에 감광막을 도포한후 패터닝하여 게이트 전극이 형성될 부분에 감광막 패턴(9)을 형성시킨 상태의 단면도이고, 제1h도는 감광막 패턴(9)을 마스크로 이용하여 노출된 제1질화막(4), 폴리실리콘층(3) 및 산화막(2)을 순차적으로 식각하여 게이트 전극(13)을 형성시킨 다음 감광막 패턴(9)을 제거한 상태의 단면도이다. 도시된 바와 같이 좁은 소자 분리 영역(A)의 제1소자 분리막(14) 및 넓은 소자 분리 영역(B)의 제2소자 분리막(15)의 높이가 실리콘 기판(1)의 표면보다 높게 형성된다.
제1i도는 불순물 이온 주입 공정을 실시하여 게이트 전극(13) 양측의 노출된 실리콘 기판(1)의 상부에 소오스 및 드레인 영역(10)을 형성하여 트랜지스터의 형성을 완료한 후 전체면에 절연막(11)을 형성한 상태의 단면도로서, 좁은 지역과 넓은 지역의 소자 분리막 형성후 소자의 평탄성이 향상되었음을 알 수 있다.
상술한 바와같이 본 발명에 의하면 특히 넓은 지역의 소자 분리막을 형성함에 있어, LOCOS 기술에 의한 필드 산화막 형성 후 그 주변에 트렌치를 형성하여 이중 구조의 소자 분리막을 형성시키므로써 소자 분리 특성이 향상되고 트렌치 내부를 채우기 위한 산화막 증착 후 재산화 공정을 실시하지 않아 활성 영역으로 가해지는 스트레스가 방지되며 게이트 전극으로 이용될 산화막과 폴리실리콘층을 소자 분리막 형성전에 형성시키므로써 공정의 단순화를 이룰수 있다. 그러므로 넓은 지역과 좁은 지역의 평탄성 및 소자의 신뢰성이 향상되며 소자의 수율을 증대시킬수 있는 탁월한 효과가 있다.

Claims (11)

  1. 실리콘 기판 상부에 산화막, 폴리실리콘층, 제1질화막 및 제1CVD 산화막을 순차적으로 형성시킨 후 패터닝하여 좁은 소자 분리 영역과 넓은 소자 분리 영역의 실리콘 기판을 각각 노출시키는 단계와, 전체 구조 상부에 제2질화막을 증착한 후 전면 식각을 실시하여 상기 넓은 소자 분리 영역의 측벽에 제2질화막을 잔류시키고 상기 실리콘 기판의 소정 부분을 노출시키는 단계와, 상기 넓은 소자 분리 영역의 노출된 실리콘 기판을 산화시켜 필드 산화막을 형성시키는 단계와, 상기 잔류된 제2질화막을 제거시킨 후 좁은 소자 분리 영역 및 넓은 소자 분리 영역의 노출된 실리콘 기판을 식각하여 제1및 제2트렌치를 각각 형성시키는 단계와, 전체 구조 상부에 제2CVD 산화막을 증착하고 폴로우시킨 후 상기 제1질화막의 표면이 노출될 때까지 상기 제2CVD 산화막 및 제1CVD 산화막을 순차적으로 식각하여 좁은 소자 분리 영역 및 넓은 소자 분리 영역에 제1및 제2소자 분리막을 각각 형성시키는 단계와, 상기 노출된 제1질화막, 폴리실리콘층 및 산화막을 순차적으로 식각하여 게이트 전극을 형성시키는 단계와, 불순물 이온 주입 공정을 실시하여 상기 게이트 전극 양측의 노출된 실리콘 기판에 소오스 및 드레인 영역을 형성하여 트랜지스터의 형성을 완료한 후 전체 구조 상부에 절연막을 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 폴리실리콘층은 1500 내지 2000Å, 제1질화막은 400 내지 600Å, 그리고 제1CVD 산화막은 1000 내지 1500Å 정도의 두께로 각각 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1또는 제2항에 있어서, 상기 산화막 및 폴리실리콘층을 후에 게이트 전극으로 사용하기 위하여 산화막 형성전 노출된 실리콘 기판의 표면을 충분히 세정시키는 공정이 포함되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 제2질화막은 1000 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 필드 산화막을 형성하기 위한 산화 공정시 상기 잔류된 제2질화막을 산화 방지층으로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1또는 제5항에 있어서, 상기 잔류된 제2질화막은 인산을 사용한 식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 필드 산화막은 1500 내지 3000Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서, 상기 좁은 소자 분리 영역의 제1소자 분리막 및 넓은 소자 분리 영역의 제2소자 분리막의 높이가 게이트 전극의 높이와 같거나 높게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1또는 제8항에 있어서, 상기 제1소자 분리막은 트렌치 구조로 이루어지고, 상기 제2소자 분리막은 필드 산화막 및 그 주변에 형성된 트렌치의 이중 구조로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 좁은 지역과 넓은 지역의 소자 분리막을 공유하는 반도체 소자의 제조 방법에 있어서, 좁은 소자 분리 영역에는 트렌치 구조의 소자 분리막이 형성되고, 넓은 소자 분리 영역에는 필드 산화막 및 그 주변에 형성된 트렌치의 이중 구조의 소자 분리막이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 좁은 소자 분리 영역 및 넓은 소자 분리 영역의 소자 분리막은 그 상부면이 실리콘 기판의 표면보다 높게 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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