JP2003023066A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板上のトレンチが疎に形成された領
域（疎領域）と密に形成された領域（密領域）とを有す
るレイアウトにおいて、レイアウトによらずトレンチに
埋め込まれた絶縁膜高さを均一にすることのできる半導
体装置の製造方法を実現する。 【解決手段】 トレンチ４を埋め込むＣＶＤ酸化膜５を
半導体基板１の表面に形成し、その後密領域に、安定し
て膜厚を制御することのできるシリコン窒化膜１３をＣ
ＶＤ酸化膜５上に形成する。その後レジスト膜６をマス
クとして用いて、シリコン窒化膜１３およびＣＶＤ酸化
膜５をエッチングし、その後ＣＭＰ法によって半導体基
板１表面を研磨除去する。これによって研磨除去後のト
レンチに埋め込まれたＣＶＤ酸化膜５（分離酸化膜８）
表面の高さを均一にすることができ、ゲート絶縁膜９お
よびゲート１０を形成してもゲートブリッジの発生やゲ
ート絶縁膜９の信頼性の劣化をなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチを用いて
素子分離領域を設けた半導体装置の製造方法に関するも
のである。

【０００２】

【従来の技術】従来の半導体装置の製造方法をトランジ
スタ集積回路の形成方法を例に図面を用いて説明する。
図５は、従来の半導体装置の製造工程を示す工程断面図
である。図５において、１は半導体基板、２は半導体基
板１上に熱酸化により形成されたシリコン酸化膜、３は
シリコン酸化膜２上に形成された第１のシリコン窒化
膜、４はシリコン酸化膜２および第１のシリコン窒化膜
３を貫通して半導体基板１に形成されたトレンチ、５は
ＣＶＤ酸化膜、６はＣＶＤ酸化膜５をエッチングする際
にマスクとして用いる第１のレジスト膜、８はトレンチ
４内に残留したＣＶＤ酸化膜、９はゲート絶縁膜、１０
はゲートである。

【０００３】半導体基板１上シリコン酸化膜２を１０ｎ
ｍに、第１のシリコン窒化膜３を１００ｎｍに成長させ
た後、トランジスタ間の分離領域（以下、「素子分離領
域」と言う。）を開口部とし、トランジスタの活性領域
（以下、単に「活性領域」と言う。）を被覆部とするレ
ジスト膜（図示せず）を形成する。このレジスト膜をマ
スクとしてプラズマエッチングを行い、第１のシリコン
窒化膜３とシリコン酸化膜２と半導体基板１とをエッチ
ングし、半導体基板１に深さ３００ｎｍのトレンチ４を
形成する（図５（ａ））。

【０００４】なお、以下では半導体基板１上で素子分離
領域の分布が密である領域を密領域、分布が疎である領
域を疎領域と呼称する。

【０００５】次に、レジスト膜を除去した後、第１のシ
リコン窒化膜３上とトレンチ４内部にＣＶＤ酸化膜５を
５００ｎｍ成長させる。このとき、ＣＶＤ酸化膜５は膜
堆積とスパッタ除去を同時に行いながら成長させるの
で、トレンチ４内の埋め込み性能が向上し、かつ、ＣＶ
Ｄ酸化膜５の表面は活性領域の端部でテーパ形状となる
（図５（ｂ））。

【０００６】次に活性領域上を開口部とし、素子分離領
域上を被覆部とする第１のレジスト膜６を形成し、この
第１のレジスト膜６をマスクとしてプラズマエッチング
を行い、ＣＶＤ酸化膜５を深さ４００ｎｍエッチングす
る。このエッチングは、次のＣＭＰ工程でトレンチ４部
分においてＣＶＤ酸化膜５が過剰に研磨されて後退する
ことを防止するために行う（図５（ｃ））。

【０００７】次に、ＣＭＰ法により第１のシリコン窒化
膜３をストッパとしてプラズマＣＶＤ膜５を研磨除去す
る。以下ではトレンチ４内に残留したＣＶＤ酸化膜５を
分離酸化膜８と呼称する（図５（ｄ））。

【０００８】次に、第１のシリコン窒化膜３をマスクと
して分離酸化膜８をエッチングして、分離酸化膜８の最
上部と半導体基板１表面との間に所定の距離（分離酸化
膜高さ）を得る。この所定の分離酸化膜高さは、次のゲ
ートエッチング工程において分離酸化膜８端部の段差部
分でゲートブリッジが発生する高さよりも低く仕上がる
ように設計する。

【０００９】次に第１のシリコン窒化膜３とシリコン酸
化膜２を除去し、所定の不純物層（図示せず）とゲート
絶縁膜９とゲート１０を形成して半導体装置は完成する
（図５（ｅ））。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
方法では分離酸化膜高さが半導体装置の素子レイアウト
に依存してばらつくという問題があった。分離酸化膜高
さのばらつきが発生する理由を以下に説明する。

【００１１】ＣＶＤ酸化膜５の膜厚は、活性領域と素子
分離領域のレイアウトに依存して図５（ｂ）に示したよ
うになる。すなわち、第１のシリコン窒化膜３上のＣＶ
Ｄ酸化膜５は素子分離領域上にあるＣＶＤ酸化膜５のス
パッタ除去を行いつつ成長させるため、成長時に活性領
域端部のＣＶＤ酸化膜５がスパッタされる。したがっ
て、活性領域の幅が広い疎領域ではＣＶＤ酸化膜５の成
長膜厚に一致して膜厚が５００ｎｍとなるが、活性領域
の幅が狭い密領域ではスパッタを受ける領域との重なり
が広くなるために、ＣＶＤ酸化膜５の膜厚が５００ｎｍ
よりも薄くなる。したがって、この後に素子分離領域の
ＣＶＤ酸化膜５をエッチングすると、エッチング後のＣ
ＶＤ酸化膜５の膜厚が疎領域のそれより密領域のそれの
方が薄くなり、その後ＣＭＰ法により平坦化を行って
も、疎領域の分離酸化膜８が密領域のそれより高くな
る。

【００１２】その結果、疎領域では分離酸化膜高さが相
対的に高く仕上がるので、分離酸化膜８の端部でゲート
ブリッジが発生することがあった。この課題を解決する
ため半導体装置の全体で分離酸化膜高さを低くすると、
密領域でトレンチ４のエッジにゲート絶縁膜９が成長さ
れる結果、ゲート絶縁膜９の信頼性が劣化するという新
たな課題が生じた。

【００１３】以上のように、トレンチ４内に埋め込まれ
た絶縁膜である分離酸化膜８の高さはレイアウトに依存
することとなり、従来の半導体装置の製造方法ではレイ
アウトに依存することなく均一な分離酸化膜高さを得る
ことが困難であった。

【００１４】上記課題を解決するため、本発明は、密領
域と疎領域とを有するようなレイアウトにおいて、レイ
アウトによらずトレンチに埋め込まれた絶縁膜表面の高
さを均一にすることができる半導体装置の製造方法を提
供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の半導体装置の製造方法は、複数のト
レンチを疎に配した第１の領域と複数のトレンチを密に
配した第２の領域とを備えた半導体基板を準備する工程
と、トレンチを埋め込むのに十分な膜厚を有する絶縁膜
を半導体基板上に形成する工程と、第１および第２の領
域のうち一方の領域内であってトレンチの形成されてい
ない領域上に開口部を形成したレジスト膜をマスクとし
て絶縁膜をエッチングする第１のエッチング工程と、第
１および第２の領域のうち他方の領域であってトレンチ
の形成されていない領域上に開口部を形成したレジスト
膜をマスクとして絶縁膜をエッチングする第２のエッチ
ング工程と、第２のエッチング工程の後に半導体基板上
を研磨除去する工程とを含み、エッチングした部位の絶
縁膜の膜厚が半導体基板上で均一となるように第１のエ
ッチングおよび第２のエッチングを行うことを特徴とす
る。

【００１６】請求項１記載の発明によれば、絶縁膜をエ
ッチングするに際し、レイアウトに応じてレジスト膜を
使い分けてエッチングを行うため、エッチングをした部
位の絶縁膜の膜厚が半導体基板上で均一にすることがで
き、研磨除去後のトレンチに埋め込まれた絶縁膜表面の
高さをレイアウトによらず均一にできる。

【００１７】請求項２記載の半導体装置の製造方法は、
複数のトレンチを疎に配した第１の領域と複数のトレン
チを密に配した第２の領域とを備えた半導体基板を準備
する工程と、トレンチを埋め込むのに十分な膜厚を有す
る絶縁膜を半導体基板上に形成する工程と、第１の領域
のうちトレンチを形成していない領域上に開口部を設
け、かつ第２の領域のうちトレンチを形成していない領
域上に所定の膜厚にレジストを残留させて開口部を設け
たレジスト膜を複数回の露光により形成する工程と、レ
ジスト膜をマスクとして絶縁膜をエッチングし、エッチ
ングした部位の絶縁膜の膜厚を均一にする工程と、エッ
チング後に半導体基板上を研磨除去する工程とを含んで
いる。

【００１８】請求項２記載の発明によれば、絶縁膜をエ
ッチングする際にマスクとして用いるレジスト膜に開口
部を形成する際、複数回の露光によって、第２の領域の
うちトレンチを形成していない領域上に設けられた開口
部を完全に開口させずレジストを残留させるため、この
レジスト膜をマスクとして絶縁膜をエッチングするとエ
ッチングした部位の絶縁膜の膜厚を半導体基板上で均一
にすることができ、研磨除去後のトレンチに埋め込まれ
た絶縁膜表面の高さを均一にすることができる。

【００１９】請求項３記載の半導体装置の製造方法は、
複数のトレンチを疎に配した第１の領域と複数のトレン
チを密に配した第２の領域とを備えた半導体基板を準備
する工程と、トレンチを埋め込むのに十分な膜厚を有す
る絶縁膜を半導体基板上に形成する工程と、第１の領域
のうちトレンチを形成していない領域上に開口部を設
け、かつ第２の領域のうちトレンチを形成していない領
域上に所定の膜厚にレジストを残留させて開口部を設け
たレジスト膜をレチクルに形成された所定のパターンの
透過率を制御して露光することにより形成する工程と、
レジスト膜をマスクとして絶縁膜をエッチングし、エッ
チングした部位の絶縁膜の膜厚を均一にする工程と、エ
ッチング後に半導体基板上を研磨除去する工程とを含ん
でいる。

【００２０】請求項３記載の発明によれば、絶縁膜をエ
ッチングする際にマスクとして用いるレジスト膜に開口
部を形成する際、レチクルに形成された所定のパターン
の透過率を制御して露光するため、１回の露光によっ
て、レジスト膜の開口部のうち第２の領域に形成された
開口部を完全に開口させずレジストを残留させることが
できる。したがって、このレジスト膜をマスクとして絶
縁膜をエッチングすると、エッチングした部位の絶縁膜
の膜厚を半導体基板上で均一にすることができ、研磨除
去後のトレンチに埋め込まれた絶縁膜表面の高さを均一
にすることができる。

【００２１】請求項４記載の半導体装置の製造方法は、
複数のトレンチを疎に配した第１の領域と複数のトレン
チを密に配した第２の領域とを備えた半導体基板を準備
する工程と、トレンチを埋め込むのに十分な膜厚を有す
る絶縁膜を半導体基板上に形成する工程と、絶縁膜上に
シリコン窒化膜を形成する工程と、第１の領域上に開口
部を設けた第１のレジスト膜をマスクとしてシリコン窒
化膜をパターニングする工程と、トレンチを形成してい
ない領域上に開口部を設けた第２のレジスト膜をマスク
として絶縁膜およびシリコン窒化膜をエッチングし、エ
ッチングした部位の絶縁膜の膜厚を均一にする工程と、
エッチング後に半導体基板上を研磨除去する工程とを含
んでいる。

【００２２】請求項４記載の発明によれば、絶縁膜をエ
ッチングする際、膜厚を安定して制御することのできる
シリコン窒化膜を密領域の絶縁膜上にのみ形成して行う
ため、絶縁膜をエッチングする工程を安定して行うこと
ができるとともに、エッチングした部位の絶縁膜の膜厚
を半導体基板上で均一にすることができ、研磨除去後の
トレンチに埋め込まれた絶縁膜表面の高さをレイアウト
によらず均一にすることができる。

【００２３】

【発明の実施の形態】（第１の実施の形態）本発明にお
ける第１の実施の形態を図面を用いて説明する。図１
は、第１の実施の形態における半導体装置の製造方法を
示す工程断面図である。

【００２４】半導体基板１上に熱酸化によりシリコン酸
化膜２を膜厚１０ｎｍに形成し、その上に第１のシリコ
ン窒化膜３を膜厚１００ｎｍに成長させる。次に、素子
分離領域を開口部とし、活性領域を被覆部とするレジス
ト膜（図示せず）を形成する。このレジスト膜をマスク
としてプラズマエッチングを行い、第１のシリコン窒化
膜３とシリコン酸化膜２と半導体基板１とをエッチング
し、半導体基板１に深さ３００ｎｍのトレンチ４を形成
する（図１(ａ)）。

【００２５】次に、レジスト膜を除去した後、第１のシ
リコン窒化膜３上とトレンチ４内部にＣＶＤ酸化膜５を
膜厚５００ｎｍに成長させる。このとき、ＣＶＤ酸化膜
５は堆積とスパッタ除去を同時に行いながら成長させる
ので、トレンチ４内の埋め込み性が向上し、かつ、ＣＶ
Ｄ酸化膜５の表面は活性領域の端部でテーパ形状とな
る。密領域の活性領域上では先に述べたとおりＣＶＤ酸
化膜５が薄くなり、本実施の形態では膜厚２００ｎｍに
成長しているものとする（図１(ｂ)）。

【００２６】次に疎領域の活性領域上を開口部とし、疎
領域の素子分離領域上と密領域上とを被覆部とする第１
のレジスト膜６を形成し、この第１のレジスト膜６をマ
スクとしてプラズマエッチングによりＣＶＤ酸化膜５を
４００ｎｍの深さにエッチングする（図１(ｃ)）。

【００２７】次に、第１のレジスト膜６を除去した後、
密領域の活性領域上を開口部とし、密領域の素子分離領
域上と疎領域上とを被覆部とする第２のレジスト膜７を
形成し、この第２のレジスト膜７をマスクとしてプラズ
マエッチングによりＣＶＤ酸化膜５を１００ｎｍの深さ
にエッチングする。このようにしてＣＶＤ酸化膜５のエ
ッチング部の膜厚が密領域のそれと疎領域のそれとで一
致するようにエッチング量を設定する（図１(d)）。

【００２８】次に、第２のレジスト膜７を除去した後、
ＣＭＰ法により第１のシリコン窒化膜３をストッパとし
てプラズマＣＶＤ膜５を研磨除去して表面を平坦化する
（図１(e））。

【００２９】次に、第１のシリコン窒化膜３をマスクと
して素子分離領域のＣＶＤ酸化膜５をエッチングして、
素子分離領域に残留したＣＶＤ酸化膜５（分離酸化膜
８）の最上部と半導体基板１表面との間に所定の距離
（分離酸化膜高さ）を得る。この所定の分離酸化膜高さ
は、次のゲート形成工程で分離酸化膜８の端部が形成す
る段差部分でゲートブリッジが発生する高さよりも低く
仕上がるように設計する。

【００３０】次に第１のシリコン窒化膜３とシリコン酸
化膜２を除去し、所定の不純物層とゲート絶縁膜９とゲ
ート１０を形成して半導体装置は完成する（図１
(f)）。

【００３１】以上、第１の実施の形態では、疎領域にあ
るＣＶＤ酸化膜５を、第１のレジスト膜６をマスクに用
いてエッチングし、密領域にあるＣＶＤ酸化膜５を第２
のレジスト膜７をマスクに用いてエッチングし、かつ各
エッチング工程でのエッチング量をも変えているので、
エッチングした部位のＣＶＤ酸化膜５の膜厚を均一にす
ることができる。したがって、分離酸化膜高さをレイア
ウトによらず均一にできるので、ゲートブリッジの発生
やゲート絶縁膜の信頼性劣化がない半導体装置を製造で
きる。

【００３２】なお、本実施の形態では、疎領域のＣＶＤ
酸化膜５をエッチングした後に密領域のＣＶＤ酸化膜５
をエッチングしたが、密領域のＣＶＤ酸化膜５を先にエ
ッチングしても良い。

【００３３】（第２の実施の形態）本発明における第２
の実施の形態を図面を用いて説明する。図２は第２の実
施の形態における半導体装置の製造方法を示す工程断面
図である。

【００３４】第１の実施の形態と全く同様の方法で、半
導体基板１上にシリコン酸化膜２と第１のシリコン窒化
膜３とトレンチ４が形成され、ＣＶＤ酸化膜５が成長さ
れている（図２(ａ)）。

【００３５】次に活性領域上を開口部とし、素子分離領
域上を被覆部とする第１のレジスト膜６を少なくとも２
回の露光工程を経て、以下のように形成する（図２
（ｂ））。まず、半導体装置上に成長させたＣＶＤ酸化
膜５上に第１のレジスト膜６を塗布し、疎領域を適正露
光する。次に、密領域では第１のレジスト膜６が活性領
域上で残留するようにアンダー露光を行う。本実施の形
態では密領域中の活性領域上のレジスト膜６の残留膜厚
を１００ｎｍとする。

【００３６】この第１のレジスト膜６をマスクとしてプ
ラズマエッチングによりＣＶＤ酸化膜５をエッチングす
る。このエッチングでは一例としてＣＨＦ₃とＯ₂を用い
て、ＣＶＤ酸化膜５の第１のレジスト膜６に対する選択
比を３に設定するが、この選択比は密領域中の活性領域
上に残留する第１のレジスト膜６の膜厚との関係で決定
される。このとき、密領域中の活性領域では第１のレジ
スト膜６をエッチングすることとなるので、ＣＶＤ酸化
膜５のエッチング開始に遅延を発生する。疎領域のＣＶ
Ｄ酸化膜５を４００ｎｍの深さにエッチングするように
設定すると、密領域中の活性領域のＣＶＤ酸化膜５は１
００ｎｍの深さにエッチングされ、第１のシリコン窒化
膜３表面からＣＶＤ酸化膜５表面までの高さが密領域と
疎領域とで一致する（図２(ｃ））。

【００３７】なお、先に述べた選択比とレジスト残留膜
厚はこれらの積が、ＣＶＤ酸化膜５のエッチング量の疎
領域と密領域での差に一致する範囲で任意に設定でき、
本実施の形態の数値に限定されるものではない。

【００３８】次に、第１のレジスト膜６を除去した後、
ＣＭＰ法により第１のシリコン窒化膜３をストッパとし
てＣＶＤ酸化膜５を研磨除去して表面を平坦化する（図
２(ｄ））。

【００３９】次に、第１のシリコン窒化膜３をマスクと
して素子分離領域のＣＶＤ酸化膜５をエッチングして、
素子分離領域に残留したＣＶＤ酸化膜５（分離酸化膜
８）の最上部と半導体基板１表面との間に所定の距離
（分離酸化膜高さ）を得る。この所定の分離酸化膜高さ
は、次のゲート形成工程で分離酸化膜８の端部が形成す
る段差部分でゲートブリッジが発生する高さよりも低く
仕上がるように設計する。

【００４０】次に第１のシリコン窒化膜３とシリコン酸
化膜２を除去し、所定の不純物層とゲート絶縁膜９とゲ
ート１０を形成して半導体装置は完成する（図２
(ｅ)）。

【００４１】以上、第２の実施の形態では、密領域の開
口部にレジストを残留させたレジスト膜６を用いてエッ
チングするため、密領域と疎領域とでエッチングした部
位のＣＶＤ酸化膜５の膜厚を均一にすることができる。
したがって、分離酸化膜高さをレイアウトによらず均一
にできるので、ゲートブリッジの発生とゲート絶縁膜９
の信頼性劣化がない半導体装置を製造できる。また、第
１の実施の形態に比較して、ＣＶＤ酸化膜５のエッチン
グ工程を１回に削減することができる。

【００４２】（第３の実施の形態）本発明における第３
の実施の形態を図面を用いて説明する。図３は第３の実
施の形態における半導体装置の製造方法を示す工程断面
図である。

【００４３】第１の実施の形態と全く同様の方法で、半
導体基板１上にシリコン酸化膜２と第一のシリコン窒化
膜３とトレンチ４が形成され、ＣＶＤ酸化膜５が成長さ
れている（図３(ａ)）。

【００４４】次に活性領域上を開口部とし、素子分離領
域上を被覆部とする第１のレジスト膜６を以下のように
形成する。露光に用いるレチクルは、遮光膜１１が所定
のパターンをもって形成されており、疎領域上では、こ
の遮光膜１１の間を完全に除去しており、密領域上で
は、この遮光膜１１の間に所定の透過率を有する半透明
遮光膜１２が形成されている。半導体装置表面に形成さ
れたＣＶＤ酸化膜５の表面に第１のレジスト膜６を塗布
し、このレチクルを介して露光すると、疎領域では適正
な露光量が得られ、疎領域では活性領域上の第１のレジ
スト膜６は完全に除去されるが、密領域では露光がアン
ダーとなるので活性領域上に第１のレジスト膜６が残留
する。本実施の形態では密領域でのレジスト膜６の残留
膜厚を１００ｎｍとする（図３(ｂ)）。

【００４５】この第１のレジスト膜６をマスクとしてプ
ラズマエッチングによりＣＶＤ酸化膜５をエッチングす
る。このエッチングでは一例としてＣＨＦ₃とＯ₂を用い
て、ＣＶＤ酸化膜５の第１のレジスト膜６に対する選択
比を３に設定するが、この選択比は密領域で活性領域上
に残留する第１のレジスト膜６の膜厚との関係で決定さ
れる。このとき、密領域では活性領域上に残留した第１
のレジスト膜６をエッチングすることとなるので、ＣＶ
Ｄ酸化膜５のエッチング開始に遅延を発生する。疎領域
でＣＶＤ酸化膜５を４００ｎｍの深さにエッチングする
ように設定すると、密領域ではＣＶＤ酸化膜５が１００
ｎｍの深さにエッチングされ、第１のレジスト膜３表面
からＣＶＤ酸化膜５のエッチング面までの高さが密領域
と疎領域とで一致する（図３(ｃ)）。

【００４６】次に、第１のレジスト膜６を除去した後、
ＣＭＰ法により第１のシリコン窒化膜３をストッパとし
てＣＶＤ酸化膜５膜を研磨除去して表面を平坦化する
（図３(ｄ））。

【００４７】次に、第１のシリコン窒化膜３をマスクと
して素子分離領域のＣＶＤ酸化膜５をエッチングして、
素子分離領域に残留したＣＶＤ酸化膜５（分離酸化膜
８）の最上部と半導体基板１表面との間に所定の距離
（分離酸化膜高さ）を得る。この所定の分離酸化膜高さ
は、次のゲート形成工程で分離酸化膜８の端部が形成す
る段差部分でゲートブリッジが発生する高さよりも低く
仕上がるように設計する。

【００４８】次に第１のシリコン窒化膜３とシリコン酸
化膜２を除去し、所定の不純物層とゲート絶縁膜９とゲ
ート１０を形成して半導体装置は完成する（図３
(ｅ)）。

【００４９】以上、第３の実施の形態では、密領域の開
口部にレジストを残留させたレジスト膜６を用いてエッ
チングするため、エッチングした部位のＣＶＤ酸化膜５
の膜厚を均一にすることができる。したがって、分離酸
化膜高さをレイアウトによらず均一にできるので、ゲー
トブリッジの発生とゲート絶縁膜９の信頼性劣化とがな
い半導体装置を製造できる。また、遮光膜１１の間に半
透明遮光膜１２を設けたレチクルを用いることにより、
第２の実施の形態に比べて、レジスト膜６を露光する工
程を１回に削減できる。

【００５０】（第４の実施の形態）本発明における第４
の実施の形態を図面を用いて説明する。図４は第４の実
施の形態における半導体装置の製造方法を示す工程断面
図である。

【００５１】第１の実施の形態と全く同様の方法で、半
導体基板１上にシリコン酸化膜２と第１のシリコン窒化
膜３とトレンチ４が形成され、ＣＶＤ酸化膜５が成長さ
れている。このＣＶＤ酸化膜５上に第２のシリコン窒化
膜１３を１００ｎｍの膜厚で成長させる（図４(ａ)）。

【００５２】疎領域上に開口部を設けたレジスト膜１４
を形成し、第２のシリコン窒化膜１３をＣＶＤ酸化膜５
に対し高選択比でエッチングする（図４(ｂ)）。

【００５３】次に、レジスト膜１４を除去した後、活性
領域上を開口部とし、素子分離領域上を被覆部とする第
１のレジスト膜６を形成する（図４(ｃ)）。

【００５４】次に第１のレジスト膜６をマスクとして第
２のシリコン窒化膜１３とＣＶＤ酸化膜５とをエッチン
グし、その後レジスト膜６を除去する（図４（ｄ））。

【００５５】このエッチングでは一例としてＣＨＦ₃と
Ｏ₂を用いて、ＣＶＤ酸化膜５の第２のシリコン窒化膜
１３に対する選択比を３に設定するが、この選択比はシ
リコン窒化膜１３の膜厚との関係で決定される。このと
き、密領域では第２のシリコン窒化膜をエッチングする
ので、ＣＶＤ酸化膜５のエッチング開始に遅延を発生す
る。疎領域でＣＶＤ酸化膜５を４００ｎｍの深さにエッ
チングするように設定すると、密領域では１００ｎｍの
深さにエッチングされ、エッチング後の第１のシリコン
酸化膜３表面からＣＶＤ酸化膜５表面までの高さが密領
域と疎領域とで一致する。次に約１５０℃に加熱したリ
ン酸をエッチ液として使用して、シリコン窒化膜１３を
下地ＣＶＤ酸化膜５に対して高選択比にエッチング除去
する（図４(ｄ)参照）。

【００５６】なお、先に述べた選択比とシリコン窒化膜
１３膜厚はこれらの積が、ＣＶＤ酸化膜５のエッチング
量の疎領域と密領域での差に一致する範囲で任意に設定
でき、本実施の形態の数値に限定されるものではない。

【００５７】次に、ＣＭＰ法により第１のシリコン窒化
膜３をストッパとしてＣＶＤ酸化膜５を研磨除去して表
面を平坦化する（図４(ｅ））。

【００５８】次に、第１のシリコン窒化膜３をマスクと
して素子分離領域のＣＶＤ酸化膜５をエッチングして、
素子分離領域に残留したＣＶＤ酸化膜５（分離酸化膜
８）の最上部と半導体基板１表面との間に所定の距離
（分離酸化膜高さ）を得る。この所定の分離酸化膜高さ
は、次のゲート形成工程で分離酸化膜８の端部が形成す
る段差部分でゲートブリッジが発生する高さよりも低く
仕上がるように設計する。

【００５９】次に、第１のシリコン窒化膜３とシリコン
酸化膜２を除去し、所定の不純物層とゲート絶縁膜９と
ゲート１０を形成して半導体装置は完成する（図４
(ｆ)）。

【００６０】以上、第４の実施の形態では、密領域の少
なくとも活性領域にシリコン窒化膜１３を形成した後に
レジスト膜６をマスクにしてエッチングするので、密領
域と疎領域とでエッチングした部位のＣＶＤ酸化膜５の
膜厚を均一にすることができる。したがって、分離酸化
膜高さをレイアウトによらず均一にできるので、ゲート
ブリッジの発生とゲート絶縁膜９の信頼性劣化とがない
半導体装置を製造できる。また、第２の実施の形態と第
３の実施の形態におけるレジスト膜６を残留させること
によってＣＶＤ酸化膜５のエッチング深さを調整する手
段と比較して、第４の実施の形態ではより安定して膜厚
を制御できるシリコン窒化膜１３を使用するので、工程
をより安定化させることができる。

【００６１】なお、本発明におけるいずれの実施の形態
においてもＣＭＰ工程でのストッパ層をシリコン酸化膜
２とシリコン窒化膜３の積層膜としているが、これに限
定されるものではなく、たとえば、層間にポリシリコン
膜を挿入した３層膜等の構成としてもよい。また、各層
の膜厚は典型的な数値を示したもので、いずれの実施の
形態に示された数値にも限定されるものではない。エッ
チング工程においても使用するガス等は一例を示すもの
で、所定の選択比を得るものであればよい。

【００６２】

【発明の効果】請求項１記載の発明によれば、絶縁膜を
エッチングするに際し、レイアウトに応じてレジスト膜
を使い分けてエッチングを行うため、エッチングをした
部位の絶縁膜の膜厚が半導体基板上で均一にすることが
でき、研磨除去後のトレンチに埋め込まれた絶縁膜表面
の高さをレイアウトによらず均一にできる。

【００６３】請求項２記載の発明によれば、絶縁膜をエ
ッチングする際にマスクとして用いるレジスト膜に開口
部を形成する際、複数回の露光によって、第２の領域の
うちトレンチを形成していない領域上に設けられた開口
部を完全に開口させずレジストを残留させるため、この
レジスト膜をマスクとして絶縁膜をエッチングするとエ
ッチングした部位の絶縁膜の膜厚を半導体基板上で均一
にすることができ、研磨除去後のトレンチに埋め込まれ
た絶縁膜表面の高さを均一にすることができる。

【００６４】請求項３記載の発明によれば、絶縁膜をエ
ッチングする際にマスクとして用いるレジスト膜に開口
部を形成する際、レチクルに形成された所定のパターン
の透過率を制御して露光するため、１回の露光によっ
て、レジスト膜の開口部のうち第２の領域に形成された
開口部を完全に開口させずレジストを残留させることが
できる。したがって、このレジスト膜をマスクとして絶
縁膜をエッチングすると、エッチングした部位の絶縁膜
の膜厚を半導体基板上で均一にすることができ、研磨除
去後のトレンチに埋め込まれた絶縁膜表面の高さを均一
にすることができる。

【００６５】請求項４記載の発明によれば、絶縁膜をエ
ッチングする際、膜厚を安定して制御することのできる
シリコン窒化膜を密領域の絶縁膜上にのみ形成して行う
ため、絶縁膜をエッチングする工程を安定して行うこと
ができるとともに、エッチングした部位の絶縁膜の膜厚
を半導体基板上で均一にすることができ、研磨除去後の
トレンチに埋め込まれた絶縁膜表面の高さをレイアウト
によらず均一にすることができる。

【００６６】以上のように本発明によれば、トレンチに
埋め込まれた絶縁膜表面の高さをレイアウトによらず均
一にできるので、トレンチの形成されていない素子形成
領域（実施の形態では活性領域）に、例えばＭＯＳ型の
トランジスタを形成した場合、ゲートブリッジの発生や
ゲート絶縁膜の信頼性の低下がない半導体装置を製造す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装置
の製造方法を示す工程断面図

【図２】本発明の第２の実施の形態における半導体装置
の製造方法を示す工程断面図

【図３】本発明の第３の実施の形態における半導体装置
の製造方法を示す工程断面図

【図４】本発明の第４の実施の形態における半導体装置
の製造方法を示す工程断面図

【図５】従来の半導体装置の製造方法を示す工程断面図

【符号の説明】

１ 半導体基板 ２ シリコン酸化膜 ３ 第１のシリコン窒化膜 ４ トレンチ ５ ＣＶＤ酸化膜 ６ 第１のレジスト膜 ７ 第２のレジスト膜 ８ 分離酸化膜 ９ ゲート絶縁膜 １０ ゲート １１ レチクル １２ レチクル上の半透明遮光膜 １３ 第２のシリコン窒化膜 １４ レジスト膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のトレンチを疎に配した第１の領域
   と前記複数のトレンチを密に配した第２の領域とを備え
   た半導体基板を準備する工程と、前記トレンチを埋め込
   むのに十分な膜厚を有する絶縁膜を前記半導体基板上に
   形成する工程と、前記第１および第２の領域のうち一方
   の領域内であって前記トレンチの形成されていない領域
   上に開口部を形成したレジスト膜をマスクとして前記絶
   縁膜をエッチングする第１のエッチング工程と、前記第
   １および第２の領域のうち他方の領域であって前記トレ
   ンチの形成されていない領域上に開口部を形成したレジ
   スト膜をマスクとして前記絶縁膜をエッチングする第２
   のエッチング工程と、前記第２のエッチング工程の後に
   前記半導体基板上を研磨除去する工程とを含み、 エッチングした部位の前記絶縁膜の膜厚が前記半導体基
   板上で均一となるように前記第１のエッチングおよび前
   記第２のエッチングを行うことを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 複数のトレンチを疎に配した第１の領域
   と前記複数のトレンチを密に配した第２の領域とを備え
   た半導体基板を準備する工程と、前記トレンチを埋め込
   むのに十分な膜厚を有する絶縁膜を前記半導体基板上に
   形成する工程と、前記第１の領域のうち前記トレンチを
   形成していない領域上に開口部を設け、かつ前記第２の
   領域のうち前記トレンチを形成していない領域上に所定
   の膜厚にレジストを残留させて開口部を設けたレジスト
   膜を複数回の露光により形成する工程と、前記レジスト
   膜をマスクとして前記絶縁膜をエッチングし、前記エッ
   チングした部位の前記絶縁膜の膜厚を均一にする工程
   と、前記エッチング後に前記半導体基板上を研磨除去す
   る工程とを含む半導体装置の製造方法。
3. 【請求項３】 複数のトレンチを疎に配した第１の領域
   と前記複数のトレンチを密に配した第２の領域とを備え
   た半導体基板を準備する工程と、前記トレンチを埋め込
   むのに十分な膜厚を有する絶縁膜を前記半導体基板上に
   形成する工程と、前記第１の領域のうち前記トレンチを
   形成していない領域上に開口部を設け、かつ前記第２の
   領域のうち前記トレンチを形成していない領域上に所定
   の膜厚にレジストを残留させて開口部を設けたレジスト
   膜をレチクルに形成された所定のパターンの透過率を制
   御して露光することにより形成する工程と、前記レジス
   ト膜をマスクとして前記絶縁膜をエッチングし、前記エ
   ッチングした部位の前記絶縁膜の膜厚を均一にする工程
   と、前記エッチング後に前記半導体基板上を研磨除去す
   る工程とを含む半導体装置の製造方法。
4. 【請求項４】 複数のトレンチを疎に配した第１の領域
   と前記複数のトレンチを密に配した第２の領域とを備え
   た半導体基板を準備する工程と、前記トレンチを埋め込
   むのに十分な膜厚を有する絶縁膜を前記半導体基板上に
   形成する工程と、前記絶縁膜上にシリコン窒化膜を形成
   する工程と、前記第１の領域上に開口部を設けた第１の
   レジスト膜をマスクとして前記シリコン窒化膜をパター
   ニングする工程と、前記トレンチを形成していない領域
   上に開口部を設けた第２のレジスト膜をマスクとして前
   記絶縁膜および前記シリコン窒化膜をエッチングし、前
   記エッチングした部位の前記絶縁膜の膜厚を均一にする
   工程と、前記エッチング後に前記半導体基板上を研磨除
   去する工程とを含む半導体装置の製造方法。