KR100515383B1 - 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터형성 방법 - Google Patents

서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터형성 방법 Download PDF

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Abstract

서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 반도체 기판 상에 트렌치(trench)를 형성하고, 트렌치를 매립함과 아울러, 반도체 기판의 적어도 일부 표면을 덮는 게이트 산화막을 형성하고, 게이트 산화막의 트렌치를 매립하여 상대적으로 두꺼워진 고전압용 게이트 산화막 위에는 제1 게이트를 형성하며, 반도체 기판 표면상의 상대적으로 얇은 저전압용 게이트 산화막 위에는 제2 게이트를 형성한다.

Description

서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법{Method for fabricating transistor of different thickness gate oxide}
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 고전압(high voltage)용 게이트 산화막(gate oxide) 및 저전압(low voltage)용 게이트 산화막을 동시에 형성하는 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법에 관한 것이다.
반도체 소자의 트랜지스터를 반도체 기판 상에 구현할 때, 상대적으로 높은 고전압용 게이트와 상대적으로 낮은 저전압용 게이트를 동시에 요구하는 경우가 있다. 이러한 고전압용 게이트와 저전압용 게이트가 동시에 존재하는 반도체 소자를 제작하는 경우, 고전압용 게이트 아래에는 상대적으로 두꺼운 두께의 고전압용 게이트 산화막이 요구되고, 저전압용 게이트 아래에는 상대적으로 낮은 두께의 저전압용 게이트 산화막이 요구된다.
도 1a 내지 도 1e는 종래의 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 활성 영역(active region)을 설정하는 소자 분리막(15)을 얕은 소자 분리(STI: Shallow Trench Isolation)로 형성한다. 이후에, 소자 분리막(15)에 의해 노출된 반도체 기판(10) 표면에 제1 게이트 산화막(21)을 형성한다.
제1 게이트 산화막(21)은 상대적으로 고전압용 게이트 산화막으로서 요구되는 상대적으로 두꺼운 두께의 산화막으로 형성된다. 이러한 고전압용 게이트 산화막은 파워(power) 공급을 위한 트랜지스터 등에 요구된다. 이때, 고전압용 제1 게이트 산화막(21)은 대략 700 내지 1000Å 정도 두께로 증착된다.
이후에, 고전압용 제1 게이트 산화막(21)을 패터닝하기 위한 식각 마스크(etch mask)로서 포토레지스트 패턴(photoresist pattern:30)을 도입한다. 이러한 포토레지스트 패턴(30)은 고전압용 게이트가 요구되는 위치에 형성된다.
도 1b를 참조하면, 포토레지스트 패턴(30)을 식각 마스크로 이용하여 고전압용 제1 게이트 산화막(21)을 패터닝한다. 이에 따라, 고전압용 제1 게이트 산화막(21)이 요구되는 부분에만 선택적으로 잔류하게 된다. 그리고, 고전압용 제1 게이트 산화막(21)이 요구되는 부분 이외 부분에서는 반도체 기판(10) 표면이 노출되게 된다.
도 1c를 참조하면, 저전압용 제2 게이트 산화막의 선택적인 형성을 위해 제2 게이트 산화막을 형성할 때, 제1 게이트 산화막(21)이 이에 영향을 받아 성장되지 않도록 방지하는 실리콘 질화물막(silicon nitride layer:25)을 고전압용 제1 게이트 산화막(21)을 덮도록 형성한다. 이러한 실리콘 질화물막(25)은 반도체 기판(10)의 전체 표면에 형성되므로, 고전압용 제1 게이트 산화막(21)을 덮고 인접하는 반도체 기판(10) 표면을 덮도록 연장된다. 이러한 실리콘 질화물막(25)은 라이너(liner) 형태로 형성될 수 있다.
도 1d를 참조하면, 사진 식각 공정을 이용하여 실리콘 질화물막(25)의 일부분을 선택으로서 제거한다. 이에 따라, 실리콘 질화막(25)에는 아래의 반도체 기판(10) 표면 일부를 선택적으로 노출하는 윈도(window)가 형성된다. 이러한 윈도는 상대적으로 저전압용 게이트가 요구되는 부분의 반도체 기판(10) 표면 부위를 노출하도록 형성된다.
이후에, 이러한 노출된 반도체 기판(10) 부분에 저전압용 제 2게이트 산화막(23)을 형성한다. 이때, 제2 게이트 산화막(23)은 제1 게이트 산화막(21)에 비해 낮은 두께로 형성될 수 있다. 이러한 저전압용 제2 게이트 산화막(23)은 실리콘 질화물막(25) 상에서는 성장되지 않도록 유도하기 위해서 열 산화 공정으로 성장될 수 있다. 이때, 저전압용 제2 게이트 산화막(23)은 대략 50 내지 100Å 정도 두께로 형성된다.
이러한 저전압용 제2 게이트 산화막(23)이 형성될 때, 고전압용 제1 게이트 산화막(21)은 실리콘 질화물막(25)에 의해 덮어 보호되고 있어, 고전압용 제1 게이트 산화막(21)이 불필요하게 추가 성장되는 것이 방지된다.
도 1e를 참조하면, 실리콘 질화물막(25)을 선택적으로 제거한 후, 제1 및 제2 게이트 산화막들(21, 23) 위에 고전압용 게이트(41) 및 저전압용 게이트(43)를 각각 형성한다. 즉, 폴리 실리콘층(poly silicon layer)을 형성한 후, 사진 식각 공정으로 포토레지스트 패턴을 형성하고, 이를 이용하는 건식 식각으로 패터닝하여 고전압용 게이트(41) 및 저전압용 게이트(45)를 형성한다.
그런데, 이와 같은 서로 다른 두께의 게이트 산화막들을 형성하는 공정, 예컨대, 이중 게이트 산화막(dual gate oxides) 형성 방법은 실리콘 질화물막(25)을 도입하고, 그에 따라 여러 패터닝 과정들을 도입하고 있다. 이에 따라, 전체 공정 단계들이 매우 복잡하고 그 수 또한 매우 많은 상태이다. 따라서, 전체 공정을 수행하는 데 많은 비용 및 시간이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 단순화된 공정 단계들로서 수행되는 영역별로 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 트렌치(trench)를 형성하는 단계, 상기 트렌치를 매립함과 아울러, 상기 반도체 기판의 적어도 잎부 표면을 덮는 게이트 산화막을 형성하는 단계, 및 상기 트렌치를 매립함으로 인해 상대적으로 두꺼워진 고전압용 게이트 산화막 위에 고전압용 게이트를 형성하고, 상기 반도체 기판 표면상의 상대적으로 얇은 저전압용 게이트 산화막 위에 저전압용 게이트를 형성하는 단계를 포함하여 수행되는 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 제시한다.
상기 트렌치를 형성하는 단계는 상기 반도체 기판 상에 상기 고전압용 게이트가 형성될 부분을 노출하는 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 노출된 상기 반도체 기판 부분을 소정 깊이 식각하는 단계를 포함하여 수행될 수 있다.
상기 트렌치는 상기 고전압용 게이트 산화막의 두께와 저전압용 게이트 산화막의 두께 차이에 해당되는 깊이를 가지도록 형성될 수 있다.
상기 트렌치는 500 내지 800Å 깊이로 형성될 수 있다.
상기 고전압용 및 저전압용 게이트 산화막을 형성하는 단계는 상기 트렌치를 매립함과 아울러 반도체 기판의 적어도 일부 표면을 덮는 게이트 산화막을 형성하는 단계, 및 상기 게이트 산호막을 디글레이즈(deglaze)하여 두께를 조절하는 단계를 포함하여 수행될 수 있다.
상기 고전압용 및 저전압용 게이트를 형성하는 단계는 상기 게이트 산화막 상에 도전성 폴리 실리콘층을 증착하는 단계, 및 상기 폴리 실리콘층을 패터닝하여 상기 고전압용 게이트 산화막 위에 고전압용 게이트를 형성하고, 상기 저전압용 게이트 산화막 위에 저전압용 게이트를 형성하는 단계를 포함하여 수행될 수 있다.
본 발명에 따르면, 단순화된 공정 단계들로서 수행되는 영역별로 서로 다른 두께를 가지는 트랜지스터의 게이트 산화막을 형성하는 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a를 참조하면, 영역별로 서로 다른 두께를 가지는 게이트 산화막을 한 번의 형성 단계, 예컨대, 열 산화 공정으로 형성하기 위해서, 먼저, 반도체 기판(100)에 활성 영역을 설정하는 소자 분리막(150)을 얕은 소자 분리(STI)로 형성한다. 예를 들어, 트렌치(trench)를 형성한 후, 트렌치를 매립하는 절연막을 형성하고, 화학 기계적 연마(CMP: Chemical Mechanical Polishing)하여 소자 분리막(150)을 형성한다.
이후에, 반도체 기판(100)의 상대적으로 고전압용 게이트가 요구되는 부분에, 상대적으로 높은 두께의 게이트 산화막을 형성하기 위한 예비 단계로서, 포토레지스트 패턴(200)을 반도체 기판(100) 상에 형성한다. 포토레지스트 패턴(200)은 상대적으로 고전압용 게이트, 예컨대, 파워 공급용 트랜지스터에 요구되는 게이트가 형성될 반도체 기판(100) 부분의 표면을 노출하도록 형성된다.
이러한 포토레지스트 패턴(200)을 식각 마스크로 이용하여 노출된 반도체 기판(100)을 선택적으로 건식 식각, 예컨대, 이방성 건식 식각하여 트렌치를 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(200)을 식각 마스크로 이용하여 노출된 반도체 기판(100)을 선택적으로 건식 식각, 예컨대, 이방성 건식 식각하여, 노출된 반도체 기판(100) 부위를 일정 깊이로 리세스(recess)하여 트렌치(101)를 형성한다. 이러한 트렌치(101)의 깊이는 고전압용 게이트에 도입되는 상대적으로 두꺼운 고전압용 게이트 산화막의 요구되는 두께에 의존하여 설정된다. 실질적으로, 트렌치(101)의 깊이는 고전압용 게이트 산화막에 요구되는 두께와 저전압용 게이트 산화막에 요구되는 두께의 차이 정도 깊이로 형성될 수 있다.
예컨대, 대략 500 내지 800Å 정도 깊이로 트렌치(101)를 형성하는 것이 바람직하다.
이후에, 식각 마스크로 이용된 포토레지스트 패턴(200)은 애슁 및 스트립(ashing and strip) 등으로 선택적으로 제거된다.
도 2c를 참조하면, 트렌치(101)를 매립하는 게이트 산화막(300)을 형성하는 단계를 개략적으로 보여준다. 즉, 트렌치(101)가 형성된 반도체 기판(100) 표면에 전 세정(pre cleaning) 등을 수행한 후, 열 산화 또는 화학 기상 증착(CVD: Chemical Vapor Deposition) 등을 이용하여 게이트 산화막(300)을 성장 또는 증착시킨다.
이때, 게이트 산화막(300)은 적어도 트렌치(101)를 충분히 메울 수 있을 정도의 두께로 형성되며, 또한, 상대적으로 얇은 두께의 저전압용 게이트 산화막의 두께에 의존하여 게이트 산화막(300)의 두께가 설정된다. 실질적으로, 저전압용 게이트 산화막의 두께가 대략 50 내지 100Å 정도로 설정된다면, 게이트 산화막(300)은 반도체 기판(100)의 표면을 덮는 부분의 두께가 적어도 이러한 두께이거나 이러한 두께보다 조금 더 두꺼운 두께로 형성되는 것이 바람직하다.
이와 같은 게이트 산화막(300)은 한 번의 형성 과정, 예컨대, 바람직하게 열 산화 공정에 의해서, 트렌치(101)를 매립하는 두꺼운 두께 부분과, 트렌치(101) 이외의 반도체 기판(100) 표면 위에 형성된 부분인 상대적으로 얇은 두께 부분을 모두 가지도록 형성될 수 있다. 즉, 단 한 번의 과정을 통해 영역별로 서로 다른 두께를 가지는 게이트 산화막(300)을 형성할 수 있다.
도 2d를 참조하면, 게이트 산화막(300)의 두께를 조절하는 단계를 개략적으로 보여준다. 게이트 산화막(300)을 도 2c를 참조하여 설명한 바와 같이 형성한 후, 게이트 산화막(300)의 두께를 디글레이즈(deglaze)를 통해서 조절한다. 예를 들어, 게이트 산화막(300)의 두께를 측정하여 에치 백(etch back) 등과 같은 과정을 통해서 게이트 산화막(300)을 원하는 두께로 조절한다. 이때, 실질적으로, 반도체 기판(100) 상에 도입되는 상대적으로 얇은 두께 부분이, 저전압용 게이트의 게이트 산화막에 요구되는 두께에 적합하도록, 게이트 산화막(300)의 두께를 조절한다.
도 2e를 참조하면, 게이트 산화막(300) 상에 게이트층, 예컨대, 도전성 폴리 실리콘층을 증착하고, 게이트층을 사진 식각 공정을 통해서 건식 식각 공정 등을 이용하여 패터닝하여, 게이트 패턴들(410, 420)을 형성한다. 이때, 고전압용 게이트 산화막(301) 위에는 고전압용 게이트(410)가 형성되고, 저전압용 게이트 산화막(302)의 위에는 저전압용 게이트(420)가 선택적으로 형성된다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 서로 다른 두께의 게이트 산화막을 한 반도체 소자에 구현할 때, 건식 식각 과정을 통해 반도체 기판의 소정 영역에 트렌치를 형성하고, 한 번의 공정 단계, 예컨대, 한 번의 열 산화 공정으로 서로 다른 두께의 게이트 산화막을 형성시킬 수 있다. 이에 따라, 전체 트랜지스터의 게이트 산화막의 두께를 달리 형성하는 공정이 보다 단순화될 수 있고, 기존 공정에 비해 공정 단계를 크게 줄일 수 있다.
도 1a 내지 도 1e는 종래의 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.

Claims (6)

  1. 반도체 기판 상의 고전압용 게이트 형성 영역에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 매립함과 아울러, 상기 반도체 기판의 적어도 일부 표면을 덮는 게이트 산화막을 형성하는 단계; 및
    상기 트렌치를 매립함으로 인해 상대적으로 두꺼워진 고전압용 게이트 산화막 위에 고전압용 게이트를 형성하고, 상기 반도체 기판 표면상의 상대적으로 얇은 저전압용 게이트 산화막 위에 저전압용 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  2. 제 1항에 있어서, 상기 트렌치를 형성하는 단계는
    상기 반도체 기판 상의 상기 고전압용 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 노출된 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  3. 제 1항에 있어서,
    상기 트렌치는 고전압용 게이트 산화막 두께와 상기 저전압용 게이트 산화막 두께의 차이에 해당되는 깊이를 가지도록 형성되는 것을 특징으로 하는 트랜지스터 형성 방법.
  4. 제 1항에 있어서,
    상기 트렌치는 500 내지 800Å 깊이로 형성되는 것을 특징으로 하는 트랜지스터 형성 방법.
  5. 제 1항에 있어서, 상기 고전압용 및 저전압용 게이트 산화막을 형성하는 단계는,
    상기 트렌치를 매립함과 아울러, 상기 반도체 기판의 적어도 일부 표면을 덮는 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막을 디글레이즈(deglaze)하여 두께를 조절하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  6. 제 1항에 있어서, 상기 고전압용 및 저전압용 게이트를 형성하는 단계는,
    상기 게이트 산화막 위에 도전성 폴리 실리콘층을 증착하는 단계; 및
    상기 폴리 실리콘층을 패터닝하여 상기 고전압용 게이트 산화막 위에 고전압용 게이트를 형성하고 상기 저전압용 게이트 산화막 위에 저전압용 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
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