KR980012255A - 반도체장치의 소자분리 방법 - Google Patents

Abstract

버즈비크의 발생을 억제하여 고집적 반도체소자에 유용하게 적용할 수 있는 반도체장치의 소자분리 방법에 대해 기재되어 있다. 이 방법은, 반도체기판 상에 제1 패드산화막 및 산화방지막을 차례로 형성하는 단계와, 산화방지막을 패터닝하여 비활성영역의 상기 제1 패드산화막을 노출시키는 단계와, 노출된 제1 패드산화막을 제거하는 단계와, 반도체기판의 비활성영역을 소정깊이 식각하며 리세스시키는 단계와, 반도체기판의 비활성영역에 제2 패드산화막을 형성하는 단계와, 결과물 상에 실리콘막을 증착한 후 에치백함으로써 산화방지막 및 제1 패드산화막의 측벽에 실리콘막으로 이루어진 스페이서를 형성하는 단계와, 스페이서가 형성된 결과물의 전면에 산화방지용 박막을 형성하는 단계와, 반도체기판의 비활성영역을 산화시켜 필드산화막을 형성하는 단계; 및 산화방지막 및 제1 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 따라서, 버즈비크의 발생을 효과적으로 억제할 수 있고, 얇은 스페이서를 사용함으로써 오픈된 영역이 늘어나게 되므로 필드산화막 두께감소(field oxide thinning) 효과도 줄어들게 되며, 전기적으로 우수한 특성을 갖는 소자를 형성할 수 있다.

Description

반도체장치의 소자분리 방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 실리콘 스페이서와 산화방지용 박막을 이용하여 버즈비크의 발생을 억제하여 고집적 반도체소자의 제조를 가능하게 하는 반도체장치의 소자분리 방법에 관한 것이다.

반도체소자의 집적도를 높이기 위해서는 각 개별소자의 크기를 축소하는 것이 필요하나, 이에 못지 않게 인접된 소자간을 전기적으로 분리하는 소자분리 영역의 폭과 면적을 축소하는 것도 매우 중요하다. 또한, 소자분리 영역의 형성은 모든 제조공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진(margin)을 좌우하게 되므로, 소자 분리절연막의 평탄화할 수 있는 기술이 요구되고 있다. 따라서, 집적회로(IC)의 등장으로 부터 현재에 이르기까지 여러 가지의 소자분리 방법들이 제안되고 있다.

반도체 장치에 있어서 소자간 분리를 이루는 방법에는 크게 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 칭함)과 트렌치(trench)를 이용하는 방법이 있다.

일반적으로 반도체 장치의 제조에 널리 이용되는 LOCOS는 공정이 간단하다는 잇점이 있으나, 256M 디램(DRAM)급 이상의 고집적화된 소자에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird's Beak)에 의한 펀치쓰루(Punch-Through)와 소자 분리막의 두께 감소(Field Oxide Thinning) 효과로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다. 상기 LOCOS 방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자분리 방법은, 소자 분리 산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로 열산화공정으로 인해 유발되는 문제점들을 어느 정도 줄일 수 있다. 또한, 반도체기판에 트렌치를 형성하고 그 내부를 산화막등 절연물질로 채움으로써 같은 소자분리 폭에서도 효과적인 소자 분리 깊이를 가질 수 있어 LOCOS 방법보다 작은 소자분리 영역을 만들 수 있다. 그러나, 제조 공정이 복잡하고 제조 단가가 높은 문제가 있다.

한편, LOCOS 방법을 사용하면서 버즈비크의 발생을 억제하기 위한 방법이 1994년 IDEM pp.679-682에 "A Highly Practical Modified LOCOS Isolation Technology for the 256Mbit DRAM"으로 개시되었으며, 도 1a 내지 도 1d를 참고로 상세히 설명한다.

도 1a를 참조하면, 반도체기판(10) 상에 스트레스 완충용 패드산화막(15)과 산화방지용 질화막(20)을 순차적으로 형성한 후, 사진식각 공정에 의해 활성영역에 형성된 상기 질화막(20)을 제거함으로써, 비활성영역의 상기 패드산화막(15)을 노출시킨다.

도 1b를 참조하면, 노출된 패드산화막을 제거한 후 열산화공정을 실시하여 소자분리막이 형성될 영역의 반도체기판 상에 박막의 열산화막(25)을 형성한다. 이어서, 결과물 전면에 폴리실리콘을 침적한 후 에치백 등의 이방성식각을 실시하여 상기 질화막(20)의 측벽에 폴리실리콘 스페이서(30)를 형성한다.

도 1c를 참조하면, 스페이서가 형성된 상기 결과물에 대해 고온 열산화 공정을 실시하여 반도체기판의 비활성영역에 필드산화막(35)을 형성한다.

도 1d를 참조하면, 상기 질화막 및 패드산화막을 제거하고 희생산화막(도시되지 않음)을 성장시킨 후, 상기 소자분리막을 평탄화함으로써 소자분리막(35)을 형성한다.

상기 스페이서(30)를 형성하는 물질로써 폴리실리콘 이외에 질화막을 사용할 수 있는데, 폴리실리콘을 사용하면 활성영역과 소자분리 영역간의 단차를 완화시킬 수 있고 질화막을 사용할 경우에 비해 누설전류를 감소시킬 수 있는 이점이 있다.

그러나, 상기한 종래의 방법은 폴리실리콘 스페이서의 두께에 따라 버즈비크가 민감하게 변하는 문제점이 있다. 즉 폴리실리콘 스페이서의 두께가 버즈비크의 크기에 민감한 영향을 끼친다. 또한, 반도체 소자의 고집적화에 따라 소자간 분리영역이 좁아지고 이에 따라 스페이서의 두께 또한 낮아져야 하는데, 0.46㎛의 피치(pitch)의 셀에서는 상기한 종래의 방법을 사용할 경우에 오히려 버즈비크가 크게 성장하게 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 폴리실리콘 스페이서의 두께를 얇게 형성하면서 효과적으로 버즈비크의 발생을 억제하여 고집적 반도체소자의 제조에 유용하게 적용될 수 있는 반도체장치의 소자분리 방법을 제공하는 것이다.

제1a도 내지 제1d도는 종래의 폴리실리콘 스페이소를 이용한 소자분리 방법을 설명하기 위한 단면도들이다.

제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이다.

제3도는 본 발명의 다른 실시에를 나타내는 단면도로서, 기판을 리세스시키지 않고 언더컷을 형성한 상태를 나타내는 단면도이다.

제4도는 산화막과 실리콘막 위에 각각 질화막을 증착한 후 엘립소메타(Elipsometer)를 사용하여 질화막의 두께를 측정한 결과를 나타낸 그래프이다.

제5도는 베어 웨이퍼, 산화막 및 폴리실리콘막 위에서의 질화막의 두께에 따른 필드산화막의 성장정도를 관찰한 결과를 나타낸 그래프이다.

제6a도 내지 제7b도는 본 발명의 효과를 설명하기 위한 SEM 사진들이다.

상기 과제를 이루기 위하여 본 발명에 따른 반도체장치의 소자분리 방법은, 반도체기판 상에 제1 패드산화막 및 산화방지막을 차례로 형성하는 단계; 상기 산화방지막을 패터닝하여 비활성영역의 상기 제1 패드산화막을 노출시키는 단계; 상기 노출된 제1 패드산화막을 제거하는 단계; 상기 반도체기판의 비활성영역을 소정깊이 식각하여 리세스시키는 단계; 상기 반도체기판의 비활성영역에 제2 패드산화막을 형성하는 단계; 결과물 상에 실리콘막을 증착한 후 에치백함으로써 상기 산화방지막 및 제1 패드산화막의 측벽에 실리콘막으로 이루어진 스페이서를 형성하는 단계; 스페이서가 형성된 결과물의 전면에 산화방지용 박막을 형성하는 단계; 상기 반도체기판의 비활성영역을 산화시켜 필드산화막을 형성하는 단계; 및 상기 산화방지막 및 제1 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 스페이서는 폴리실리콘, 이몰퍼스 실리콘 및 다결정실리콘 중의 어느 하나를 사용하여 형성하고, 상기 산화방지용 박막은 질화막으로, 로드 락 시스템(load lock system)을 갖춘 장비에서 형성할 수 있으며, 상기 스페이서 위에는 두껍게 증착하고, 노출된 제2 패드산화막 위에는 얇게 증착하는 것이 바람직하다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체장치의 소자분리 방법은 또한, 반도체기판 상에 제1 패드산화막 및 산화방지막을 차례로 형성하는 단계; 상기 산화방지막을 패터닝하여 비활성영역의 상기 제1 패드산화막을 노출시키는 단계; 상기 노출된 제1 패드산화막을 제거하는 단계; 상기 제1 패드산화막의 측면을 소정량 식각하여 언더컷을 형성하는 단계; 상기 반도체기판의 비활성영역에 제2 패드산화막을 형성하는 단계; 결과물상에 실리콘막을 증착한 후 에치백함으로써 상기 산화방지막 및 제1 패드산화막의 측벽에 실리콘막으로 이루어진 스페이서를 형성하는 단계; 스페이서가 형성된 결과물의 전면에 산화방지용 박막을 형성하는 단계; 상기 반도체기판의 비활성영역을 산화시켜 필드산화막을 형성하는 단계; 및 상기 산화방지막 및 제1 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 얇은 폴리실리콘 스페이서를 형성한 후 선택적으로 폴리실리콘 스페이서 위에 질화막을 적층함으로써 버즈비크의 발생을 효과적으로 억제할 수 있다. 또한, 얇은 스페이서를 사용함으로써 오픈된 영역이 늘어나게 되므로 필드산화막 두께감소(field oxide thinning) 효과도 줄어들게 되며, 전기적으로 우수한 특성을 갖는 소자를 형성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 반도체장치의 소자분리 방법을 설명하기 위한 단면도들이다.

도 2a는 비활성영역을 한정하는 패턴을 형성하는 단계를 나타낸다.

이 단계는, 반도체기판(40) 상에 얇은 열산화막을 성장시켜 제1 패드산화막(45)을 형성하는 공정, 상기 제1 패드산화막 상에 질화막(50)을 형성하는 공정, 상기 질화막 상에 비활성영역의 질화막을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성하는 공정, 상기 포토페지스트 패턴을 마스크로 사용하여 상기 질화막을 건식 식각함으로써, 비활성영역의 제1 패드산화막을 노출시키는 공정으로 진행된다.

상기 제1 패드산화막(45)은 소자분리막 형성을 위한 열산화공정시 기판에 가해지는 스트레스를 완화하기 위하여 형성하며, 상기 질화막(50)은 소자분리막 형성을 위한 열산화공정시 활성영역의 기판이 산화되는 것을 방지하기 위한 산화방지막으로 사용된다.

도 2b는 트렌치 및 언더컷(55)을 형성하는 단계를 나타낸다.

이 단계는, 상기 포토레지스트 패턴을 제거하는 공정, 상기 질화막(50)을 마스크로 사용하여 비활성영역의 상기 제1 패드산화막을 제거하여 비활성영역의 반도체기판의 표면을 노출시키는 공정, 노출된 반도체기판을 소정 깊이 식각하여 리세스(recess)시키는 공정, 상기 활성영역에 형성되어 있는 제1 패드산화막(45)의 측면을 식각하여 언더컷(55)을 형성하는 공정으로 진행된다.

상기 반도체기판을 식각할 때 100nm 이하로 식각하는 것이 바람직하다. 이렇게 일정깊이 반도체기판을 리세스시키는 것은 소자분리 패스(isolation pass)를 늘이기 위한 것으로, 반도체기판을 리세스시키지 않고 바로 패드산화막의 측면을 식각하여 언더컷을 형성할 수도 있다. 도 3은 반도체기판(40)을 리세스시키지 않고 바로 언더컷(55)을 형성한 상태를 나타내는 단면도이다.

상기 언더컷(55)을 형성하는 공정은 등방성 식각을 사용하여 진행된다.

상기 반도체기판을 리세스시키기 위한 식각 공정시 식각마스크로써 포토레지스트를 사용할 수도 있다. 일반적으로 질화막 실리콘막 사이의 식각 선택비가 떨어지기 때문에, 질화막을 마스크로 사용하여 반도체기판을 리세스시키게 되면, 질화막의 소모도 상당량 발생할 수 있다. 따라서, 비활성영역을 한정하는 공정 후 노출된 제1 패드산화막을 식각하고 반도체기판을 일정량 리세스시킨 후 포토레지스트 패턴을 제거하면 질화막의 소모를 방지할 수 있다.

도 2c는 스페이서(65)를 형성하는 단계를 나타낸다.

이 단계는, 상기 반도체기판의 노출된 영역에 얇은 열산화막을 성장시켜 제2 패드산화막(60)을 형성하는 공정, 결과물 상에 폴리실리콘을 증착하는 공정, 상기 폴리실리콘을 에치백하여 상기 질화막 및 제1 패드산화막의 측벽에 스페이서(65)를 형성하는 공정으로 진행된다.

여기서, 상기 폴리실리콘을 에치백할 때 적당히 오버에치(over etch)를 진행하여 폴리실리콘 스페이서(65)의 높이를 낮추는 것이 후속 공정에서 평탄화를 용이하게 하기 때문에 바람직하다.

도 2d는 질화막을 증착하는 단계를 나타내는 것으로, 폴리실리콘 스페이서(65)가 형성된 결과물의 전 표면상에 10nm 이하의 두께의 얇은 질화막(70)을 증착한다. 이 때, 폴리실리콘 스페이서(65)위에 증착되는 질화막(70)의 두께가 제2 패드산화막(60) 위에 증착되는 질화막의 두께보다 두껍게 증착되는데, 도 4 및 도 5에 도시된 그래프를 통해 상세히 설명한다.

도 4는 산화막과 실리콘막 위에 각각 질화막을 증착한 후 엘립소메타(Elipsometer)를 사용하여 질화막의 두께를 측정하나 결과를 나타낸 그래프로서, 산화막 위에서(a)보다 실리콘막 위에서(b) 질화막이 더 두껍게 증착됨을 보여준다.

도 5는 베어 웨이퍼(bare wafer), 산화막 및 폴리실리콘막 위에서의 질화막의 두께에 따른 필드산화막의 성장정도를 관찰하기 위하여, 6nm 두께의 산화막(c), 500nm 두께의 폴리실리콘막(d), 그리고 베어 웨이퍼(e) 위에 3nm에서 6nm까지 0.5nm씩 질화막의 두께를 증가시켜 증착한 후, 350nm의 필드산화막을 성장시킨 결과를 나타낸 그래프이다. 도시된 바와 같이, 베어 웨이퍼와 폴리실리콘막 위에 증착한 경우는 필드산화막이 상대적으로 적게 성장되었음을 알 수 있다. 이는 산화막 위에서 증착되는 질화막의 두께보다 베어 웨이퍼와 폴리실리콘막 위에서 증착되는 질화막의 두께가 두꺼워 필드산화막이 적게 성장된 것임을 나타낸다.

도 2e는 필드산화막을 형성하는 단계를 나타내는 것으로, 열산화를 실시하여 노출된 부분의 반도체기판을 산화시켜 필드산화막(75)을 형성한다.

이 때, 폴리실리콘 상부에는 제2 패드산화막 상부보다 질화막이 두껍게 증착되어 있기 때문에, 산화가 진행되는 얼마동안 폴리실리콘 스페이서가 산화되지 않고 그대로 남아있다가 이후에 폴리실리콘과 기판이 함께 산화된다. 즉, 얇은 폴리실리콘 스페이서를 사용하더라도 질화막의 두께를 조절함으로써 폴리실리콘의 산화를 지연시킬 수 있으므로, 버즈비크를 효과적으로 제어할 수 있다.

상기 질화막을 증착하는 장비는 로드 락 시스템(load lock system)을 갖춘 장비가 바람직하다. 로드 락 시스템이 없는 경우, 기판이 로딩되는 동안 폴리실리콘 스페이서 위에 자연산화막이 성장하게 되어 폴리실리콘 위에 선택적으로 두꺼운 질화막을 증착하지 못하게 된다.

도 2f는 최종적인 소자분리막을 형성하는 단계를 나타낸 것으로, 활성영역에 산화방지용으로 적층된 질화막(제 2e 도의 50) 및 패드산화막(도 2e의 45)을 차례로 제거함으로써, 최종적인 소자분리막(75)을 얻을 수 있다.

도 6a는 본 발명을 적용하여 소자분리막을 형성할 때, 필드산화막이 120nm정도 형성된 상태를 관측한 주사형 전자 현미경(SEM) 사진으로서, 오픈된 비활성영역에서는 필드산화막이 성장하였으나, 폴리실리콘 스페이서는 산화되지 않고 그대로 남아 있음을 알 수 있다. 이는, 폴리실리콘 스페이서 위에는 질화막이 산화막 위보다 두껍게 증착되어 있어 일정시간 동안 산화를 억제하였기 때문이다.

도 6b는 필드산화막이 200nm 정도 형성된 상태를 관측한 SEM 사진으로서, 폴리실리콘 스페이서가 산화되기 시작하여 활성영역에 형성된 질화막의 측면에만 폴리실리콘이 일부 남아 있음을 알 수 있다.

도 7a 및 도 7b는 50nm의 폴리실리콘으로 스페이서를 형성한 후, 필드산화막이 300nm 정도 형성된 상태의 SEM 사진들로서, 도 7a는 폴리실리콘 스페이서만 형성한 경우이고, 도 7b는 폴리실리콘 스페이서 형성후 일정 두께의 질화막을 증착한 후 필드산화를 진행한 것이다. 질화막을 증착한 경우가 버즈비크 발생 억제능력이 뛰어남을 알 수 있다. 필드산화막이 형성될 부분에는 질화막이 거의 증착되지 않으므로 필드부분에는 필드산화의 초기부터 산화가 이루어지게 된다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당분야의 통상의 지식을 가진자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 반도체장치의 소자분리 방법에 따르면, 얇은 폴리실리콘 스페이서를 형성한 후 선택적으로 폴리실리콘 스페이서 위에 질화막을 적층함으로써 버즈비크의 발생을 효과적으로 억제할 수 있다. 또한, 얇은 스페이서를 사용함으로써 오픈된 영역이 늘어나게 되므로 필드산화막 두께감소(field oxide thinning) 효과도 줄어들게 되며, 전기적으로 우수한 특성을 갖는 소자를 형성할 수 있다.

Claims (10)

1. 반도체기판 상에 제1 패드산화막 및 산화방지막을 차례로 형성하는 단계; 상기 산화방지막을 패터닝하여 비활성영역의 상기 제1 패드산화막을 노출시키는 단계; 상기 노출된 제1 패드산화막을 제거하는 단계; 상기 반도체기판의 비활성영역을 소정깊이 식각하여 리세스시키는 단계; 상기 반도체기판의 비활성영역에 제2 패드산화막을 형성하는 단계; 결과물 상에 실리콘막을 증착한 후 에치백함으로써 상기 산화방지막 및 제1 패드산화막의 측벽에 실리콘막으로 이루어진 스페이서를 형성하는 단계; 스페이서가 형성된 결과물의 전면에 산화방지용박막을 형성하는 단계; 상기 반도체기판의 비활성영역을 산화시켜 필드산화막을 형성하는 단계; 및 상기 산화방지막 및 제1 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
2. 제1항에 있어서, 상기 반도체기판을 식각하여 리세스시키는 단계 전 또는 후에, 상기 제1 패드산화막의 측면을 소정량 식각하여 언더컷을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
3. 제1항에 있어서, 상기 스페이서는 폴리실리콘, 이몰퍼스 실리콘 및 다결정실리콘 중의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
4. 제1항에 있어서, 상기 산화방지용 박막은 질화막으로 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
5. 제1항에 있어서, 상기 산화방지용 박막은 로드 락 시스템(load lock system)을 갖춘 장비에서 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
6. 제1항에 있어서, 상기 산화방지용 박막은 상기 스페이서 위에는 두껍게 증착하고, 노출된 제2 패드산화막 위에는 얇게 증착하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
7. 반도체기판 상에 제1 패드산화막 및 산화방지막을 차례로 형성하는 단계; 상기 산화방지막을 패터닝하여 비활성영역의 상기 제1 패드산화막을 노출시키는 단계; 상기 노출된 제1 패드산화막을 제거하는 단계; 상기 제1 패드산화막의 측면을 소정량 식각하여 언더컷을 형성하는 단계; 상기 반도체기판의 비활성영역에 제2 패드산화막을 형성하는 단계; 결과물 상에 실리콘막을 증착한 후 에치백함으로써 상기 산화방지막 및 제1 패드산화막의 측벽에 실리콘막으로 이루어진 스페이서를 형성하는 단계; 스페이서가 형성된 결과물의 전면에 산화방지용 박막을 형성하는 단계; 상기 반도체기판의 비활성영역을 산화시켜 필드산화막을 형성하는 단계; 및 상기 산화방지막 및 제1 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
8. 제7항에 있어서, 상기 산화방지용 박막은 질화막으로 형성되는 것을 특징으로 하는 반도체장치의 소자분리방법.
9. 제7항에 있어서, 상기 산화방지용 박막은 로드 락 시스템(load lock system)을 갖춘 장비에서 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
10. 제7항에 있어서, 상기 산화방지용 박막은 상기 스페이서 위에는 두껍게 증착하고, 노출된 제2 패드산화막 위에는 얇게 증착하는 것을 특징으로 하는 반도체장치의 소자분리 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임