KR0178823B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 소자분리막을 매립층으로서 갖고, 일치마크부를 고집적도이면서 인식이 용이한 상태로 한 반도체장치 및 그 제조방법을 제공한다.
본 발명에 따른치에 의하면, 소자분리영역을 도랑(205,405)내에 절연막(207,407)이 매립되어 그 상면이 반도체기판 표면과 거의 동일하게 되도록 한 매립구조로함과 더불어 마크부(207b,407b)를 적어도 그 일부가 기판면으로부터 돌출한 형상으로 되도록 하고 있어, 단차의 존재에 의해 인식이 용이하게 된다. 또한, 본 발명에 따른 반도체장치의 제조방법에 의하면, 마크부를 빼는 패턴 또는 남는 패턴에 의해 돌출형상으로 하고 있고, 이것을 에칭속도가 늦는 물질로 덮은 후에 매립절연막을 형성하도록 하고 있기 때문에 매립소자분리부는 단차를 갖는 마크부가 확실하게 얻어진다.
Description
제1도는 본 발명에 따른 반도체장치의 제1실시예를 도시한 소자 단면도.
제2도는 제1도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제1공정을 도시하는 소자 단면도.
제3도는 제1도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제2공정을 도시하는 소자 단면도.
제4도는 제1도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제3공정을 도시하는 소자 단면도.
제5도는 제1도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제4공정을 도시하는 소자 단면도.
제6도는 제1도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제5공정을 도시하는 소자 단면도.
제7도는 제1도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제4공정을 도시하는 소자 단면도.
제8도는 제1도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제5공정을 도시하는 소자 단면도.
제9도는 제1도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제6공정을 도시하는 소자 단면도.
제10도는 본 발명에 따른 반도체장치의 제2실시예를 도시한 소자 단면도.
제11도는 제10도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제1공정을 도시하는 소자 단면도.
제12도는 제10도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제2공정을 도시하는 소자 단면도.
제13도는 제10도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제3공정을 도시하는 소자 단면도.
제14도는 제10도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제4공정을 도시하는 소자 단면도.
제15도는 제10도에 도시한 반도체장치의 본 발명에 따른 제조방법의 제5공정을 도시하는 소자 단면도.
제16도는 제10도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제4공정을 도시하는 소자 단면도.
제17도는 제10도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제5공정을 도시하는 소자 단면도.
제18도는 제10도에 도시한 반도체장치의 본 발명에 따른 다른 제조방법의 제6공정을 도시하는 소자 단면도.
제19도는 종래의 BOX법에 따른 소자분리부와 마크부 제조방법의 제1공정을 도시한 소자 단면도.
제20도는 종래의 BOX법에 따른 소자분리부와 마크부 제조방법의 제2공정을 도시한 소자 단면도.
제21도는 종래의 BOX법에 따른 소자분리부와 마크부 제조방법의 제3공정을 도시한 소자 단면도.
제22도는 종래의 BOX법에 따른 소자분리부와 마크부 제조방법의 제4공정을 도시한 소자 단면도.
제23도는 종래의 BOX법에 따른 소자분리부와 마크부 제조방법의 제5공정을 도시한 소자 단면도.
* 도면의 주요부분에 대한 부호의 설명
201,401 : 반도체기판 202,402 : 제1실리콘 산화막
203,403 : 제1다결정 실리콘막 204,404 : 레지스트
205,206,405,406 : 도랑 207,407 : 제2실리콘 산화막
208,209,408,409 : 제2다결정 실리콘막 210,410 : 제2다결정 실리콘
[산업상의 이용분야]
본 발명은, 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 마스크 일치를 위한 마크부의 형성에 관한 것이다.
[종래의 기술 및 그 문제점]
초LSI등의 고집적화된 반도체장치를 제조함에 있어서, 노광용 마스크를 정확하게 위치결정하는 마스크 일치는 중요한 제조기술의 하나이다. 이 마스크 일치는 통상 반도체기판상에 형성된 凹凸형상의 마크부를 기준으로 하여 마스크와 반도체기판의 위치결정을 수행한다.
이 마크부는 소자분리영역으로 이루어진 필드 산화막에 형성되는 것이 일반적이다. 필드 산화막은 통상 LOCOS법등의 선택산화법으로 형성되지만, 이 방법에서는 선택산화시에 산화막 영역이 소자분리영역으로부터 소자영역으로 향하여 형성되어 소자영역의 치수를 축소시켜 버린다는 문제가 있다는 것이 알려져 있다.
이 문제를 해결한 방법의 하나로서, 반도체기판상에 도랑을 형성해서 절연물을 매립하는 방법이 BOX(Buried Oxide Isolation)법으로서 알려져 있다. 이 방법에 의해 형성된 반도체장치는 미세화가 가능함으로써 CMOS구조에 적용하고 있다.
제19도~제23도를 참조하여 종래의 BOX법에 의한 소자분리막과 일치 마크부의 형성에 대해서 설명한다. 제19도에 있어서, 화살표A로 표시하는 부분이 소자형성영역이고, 화살표 B로 표시하는 부분이 마크부 형성영역이다. 먼저, 제19도에 도시한 바와 같이, 반도체기판(801)상에 CVD(화학적 기상성장)법에 의해 제1실리콘 산화막(802)을 약 250Å의 두께로 퇴적시키고, 그 위에 다결정 실리콘막(803)을 CVD법에 의해 약 4000Å의 두께로 퇴적시킨다.
다음에, 제20도에 도시한 바와 같이, 포토레지스트(804)를 다결정 실리콘막(803)상에 도포하면서 노광 및 현상하고, 포토리소그래피에 의해 실리콘 산화막(802) 및 다결정 실리콘(803)을 소자분리부와 마크부에 대응하는 형상으로 에칭하며, 이것에 의해 나타난 반도체기판(801)을 다시 에칭하여 소자분리용의 도랑(805) 및 마크부용의 도랑(806)을 형성한다.
다음에, 제21도에 도시한 바와 같이, 포토레지스트(804)를 제거하면서 제2실리콘 산화막(807)을 CVD법에 의해 퇴적시켜 도랑(805,806)을 충전한다. 이때, 제2실리콘 산화막(807)의 두께는 거의 도랑의 깊이와 일치하고 있다.
그리고, 전체를 연마하거나 또는 제2실리콘 산화막(807)상에 평탄한 레지스트(도시되지 않았음)를 도포한 후에 이방성 에칭에 의한 에치백을 수행하는 것에 의해, 제2실리콘 산화막(807)과 다결정 실리콘막(803)의 일부를 제거하고(제22도), 다시 에칭을 진행해서 제1실리콘 산화막(802)과 다결정 실리콘막(803)이 제거되기까지 에칭을 수행하여 표면을 평탄화한다(제23도). 이것에 의해, 매립된 소자분리막과 마크부가 얻어지는 것으로 된다.
그러나, 상술한 BOX법에 의한 마크부 형성에서는 반도체장치의 표면을 평탄화할 때에 마크부도 동시에 평탄화되기 때문에 마크부를 검출하기 어렵게 되어, 마스크와 반도체기판의 위치일치가 곤란하게 된다는 문제가 생긴다. 이에 대해, 종래 마크부로 되는 凹부의 폭을 소자분리영역으로 되는 도랑보다 넓게 하기도 하고, 이 도랑보다 凹부를 깊게 형성하는 방법이 알려져 있지만, 어느 것도 제조공정이 복잡하게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 검출이 용이한 BOX법에 의해 마스크 일치용의 마크부를 갖춘 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 반도체기판 표면의 소자분리영역에 형성된 제1도랑 중에 절연재료가 매립되고, 그 표면이 상기 반도체기판의 표면과 거의 일치하는 BOX법으로 형성된 소자분리부와, 상기 반도체기판 표면의 일치마크영역에 형성된 제2도랑 중에 상기 절연재료가 매립되고, 그 표면의 일부가 상기 반도체기판의 표면보다 돌출되어 있는 BOX법으로 형성된 일치마크부를 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 반도체기판 표면의 소자분리영역 및 일치마크영역에 일치마크부를 남기고 형성된 제1도랑 가운데 절연재료가 매립되어 그 표면이 상기 반도체기판의 표면과 거의 일치하는 소자분리부 및, 상기 일치마크부에 대응하는 상기 반도체기판상에 퇴적된 막의 측벽부에 상기 절연재료로 형성되어 상기 반도체기판의 표면보다 돌출하는 단차를 갖는 일치마크부를 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체장치의 제조방법은, 반도체기판상의 소자분리영역에 제1도랑을, 일치마크 형성영역에 제2도랑을 선택적으로 형성하는 공정과, 전면에 절연재료를 퇴적시켜 상기 제1 및 제2도랑을 매립하기 위해 제1막을 형성하는 공정, 전면에 상기 제1막보다도 에칭율이 작은 제2절연재료를 퇴적시키고, 이 제2절연재료중 상기 제2도랑상의 부분을 제2막으로서 제1절연재료상에 잔존시키는 공정, 상기 제1막이 식각되는 속도가 상기 제2막이 식각되는 속도보다 빠른 것을 이용하여 상기 제1도랑내의 상기 제1막 상면이 상기 반도체기판 표면과 일치될 때까지 상기 제1막 및 상기 제2막을 식각하여 상기 소자분리영역상의 제1막의 두께가 상기 일치마크형성영역상의 제1막의 두께보다도 작게 하는 공정 및, 상기 일치마크형성영역상에 잔존하고 있는 상기 제2막을 제거하는 공정을 구비하여 이루어진 것을 특징으로 한다.
여기서, 전체의 두께를 줄이는 공정이 이방성 에칭에 의한 에치백이면 좋다.
또한, 상기 제2막을 형성하는 공정이 복수의 막을 적층하는 것으로 하는 것이 가능하다.
또한, 상기 제2막이 실리콘 산화막과, 다결정 실리콘막, 카본막, 고융점 금속막 및, 고융점 금속의 실리사이드막중 어느 하나 또는 그 적층체라면 좋다.
또한, 본 발명은, 반도체기판상에 제1막을 퇴적시키는 공정과, 반도체기판상의 일치마크 형성영역의 중심부분이 잔존하도록 상기 제1막 및 상기 반도체기판을 제거하여 도랑을 형성하는 공정, 상기 도랑이 충전되면서 상기 중심 부분에 있어서의 제1막에 따른 凸형상 부분이 형성되도록 전면에 절연재료를 퇴적시켜 제2막을 형성하는 공정, 상기 凸형상 부분의 상면 및 측면에만 제3막을 형성하는 공정, 상기 제2막이 식각되는 속도가 상기 제3막이 식각되는 속도 보다도 빠른 것을 이용하여 상기 도랑내의 상기 제1막의 상면이 상기 반도체기판 표면과 일치될 때까지 상기 제2막 및 상기 제3막을 식각하여 상기 凸형상 부분이 반도체기판보다 돌출된 상태로 잔존시키는 공정 및, 상기 凸형상 부분의 측면에 잔존하는 상기 제3막을 제거하는 공정을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상기 제3막을 형성하는 공정이 복수의 막을 적층하는 것으로 할 수 있고, 상기 제3막이 실리콘 질화막과, 다결정 실리콘막, 카본막, 고융점 금속막 및, 고융점 금속의 실리사이드막중 어느 하나 또는 그 적층체라면 좋다.
[작용]
상기와 같이 구성된 반도체장치는, 소자분리영역을 그 상면이 반도체기판면과 거의 동일하게 되도록 한 매립구조로 함과 더불어 마크부를 적어도 그 일부가 기판면으로부터 단차를 갖는 형상으로 되도록 하고 있어 고집적화와 인식이 함께 용이한 구조를 얻을 수 있다.
또한, 반도체장치의 제조방법은, 마크부를 빼는패턴 또는 남는 패턴에 의해 돌출형상으로 하여 두고, 이를 에칭속도가 늦는 물질로 덮은 후에 매립절연막을 형성하도록 하고 있기 때문에 마크부가 확실하게 돌출형상으로 얻어질 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 반도체장치의 특징부분을 도시한 소자 단면도이다. 동도에는 반도체기판(201) 표면의 소자분리영역(A)중의 도랑(205)에 형성된 실리콘 산화막인 소자분리막(207a) 및 마크부 형성영역(B)중의 도랑(206)에 형성된 실리콘 산화막인 마크부(207b)가 도시되어 있다. 이들은 둘다 BOX법으로 형성된 것이고, 동도로부터 명확히 알 수 있는 바와 같이 소자분리막(207a)이 반도체기판과 거의 동일면을 이루고 있는 것에 대해 마크부(207b)는 단면이 凹형상으로 그 일부가 반도체기판면보다 돌출되어 있어 마스크 일치를 행하기 쉬운 마크부로 되어 있다.
제2도~제6도는 제1도에 도시한 구조를 얻기 위한 제조방법을 도시한 공정별 소자단면도이다.
먼저, 제2도에 도시한 바와 같이, 반도체기판(201)상에 CVD(화학적기상성장)법에 의해 두께 250Å의 제1실리콘 산화막(202)을 형성하고, 그 위에 두께 4000Å의 제1다결정 실리콘(203)을 형성한다.
다음에, 제3도에 도시한 바와 같이, 포토레지스트(204)를 제1다결정 실리콘(203)상에 도포하면서 노광 및 현상하고, 포토리소그래피에 의해 제1실리콘 산화막(202) 및 제1다결정 실리콘(203)을 소자분리부와 마크부의 형상으로 에칭하며, 이것에 의해 노출된 반도체기판(201)을 다시 에칭하여 깊이 7000Å의 소자분리용 도랑(205) 및 마크부용의 도랑(206)을 형성한다. 또한, 본 실시예에서는 마크용 도랑의 폭은 소자분리용 도랑의 폭보다도 좁게 되어 있다.
다음에, 제4도에 도시한 바와 같이, 포토레지스트(204)를 제거한 다음 CVD법에 의해 두께 10000Å의 제2실리콘 산화막(207)을 퇴적하여 도랑(205,206)을 충전한다.
다음에, 제2실리콘 산화막(207)상에 CVD법에 의해 제2다결정 실리콘(208)을 두께 4000Å으로 퇴적시키고, 포토리소그래피에 의해 도랑(206)내에 매립된 제2실리콘 산화막(207)상에만 제2다결정 실리콘막(208)을 잔존시킨다(제5도).
다음에, 평탄한 레지스트를 전면에 도포하여 이방성 에칭에 의한 에치백 또는 연마를 행하면, 마크부에서는 제2실리콘 산화막(207)에 비해 에칭 속도가 늦는 제2다결정 실리콘막의 존재에 의해 제2실리콘 산화막(207)의 에칭이 진행되지 않기 때문에 제6도에 도시된 바와 같이, 소자분리영역에서 제2실리콘 산화막(207)이 제1다결정 실리콘과 동일면까지 에칭된 시점에서 마크부에서는 최상면의 제2다결정 실리콘이 제거되어 이들로부터 떨어짐으로써 제2실리콘 산화막이 많이 에칭된 상태로 되어 있다.
더욱이, 제1다결정 실리콘막(203)과 제1실리콘 산화막(202)이 제거되기까지 에칭을 진행하면, 제1도에 도시하는 구조의 반도체장치를 얻는다.
여기서, 제5도의 공정에 있어서는 마크형성영역의 도랑(206)내에 매립된 제2실리콘 산화막(207)상에만 다결정 실리콘막(208)이 남겨져 있지만, 이것에 한정되지 않고 제2실리콘 산화막(206)상에 형성되는 것에 의해 아래지역 막의 에칭을 늦게 할 수 있는 것이라면 어떠한 재료로도 좋다. 예컨대, 실리콘 질화막, 카본막, 또는 텅스텐, 몰리브덴, 티탄, 질화티탄, 탄탈, 니켈, 코발트, 백금등의 고융점 금속 또는 이들 고융점 금속의 실리사이드막, 예컨대 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄실리사이드, 탄탈실리사이드등의 단층막을 사용할 수 있다. 또는, 고융점 금속막과 고융점 금속의 실리사이드막을 적층한 폴리사이드막등의 적층막이어도 좋다.
제7도~제9도는 제1도에 도시한 구조를 실현하기 위한 다른 방법을 도시하는 공정별 소자 단면도이다. 제7도는 제2도~제4도까지의 공정에 이어지는 것이다.
제4도의 상태에서, 제2실리콘 산화막(207)상에 CVD법에 의해 두께 400Å의 제2다결정 실리콘(209)을 퇴적시키면, 제2실리콘 산화막(207)의 凹부에 대하여 막이 형성된다. 이 상태로 이방성 에칭을 행하면, 제7도에 도시한 바와 같이 제2실리콘 산화막(207)의 凹부의 측벽에만 제2다결정 실리콘(209)이 잔존된다.
CVD법에 의해, 두께 4000Å의 제3다결정 실리콘(210)을 제2실리콘 산화막(206)상에 형성하고, 포토리소그래피에 의해 마크부 형성영역에만 제3다결정 실리콘(210)이 남도록 하면, 제8도에서 도시한 바와 같이 마크형성영역의 凹부는 완전하게 묻혀진 상태로 된다.
다음에, 평탄화 레지스트를 전면에 도포하여 이방성 에칭에 의한 에치백 또는 연마를 행하면, 마크부에서는 제2실리콘 산화막(206)에 비해 에칭속도가 늦은 제2 및 제3다결정 실리콘막의 존재에 의해 제2실리콘막(207)의 에칭이 진행되지 않기 때문에 제9도에 도시되는 바와 같이 소자분리영역에서 제2실리콘 산화막(207)이 제1다결정 실리콘과 동일면까지 에칭된 시점에서 마크부에서는 최상면의 제2다결정 실리콘이 제거되고, 이들로부터 떨어지면서 제2실리콘 산화막이 많이 에칭된 상태로 되어 있다.
더욱이, 제1다결정 실리콘막(203)과 제1실리콘 산화막(202)이 제거되기까지 에칭을 진행하면 제1도에 도시하는 구조의 반도체장치를 얻는다.
여기서, 제7도 및 제8도의 공정에 있어서는 마크 형성영역의 도랑(206)내에 매립된 제2실리콘 산화막(207)상에만 다결정 실리콘막(209,210)이 남아있지만, 이것에 한정되지 않고 제2실리콘 산화막(207) 위에 형성된 것에 의해 아래 영역 막의 에칭을 지연시킬 수 있는 것이라면 어떠한 재료이어도 좋다. 예컨대, 실리콘 질화막, 카본막, 또는 텅스텐, 몰리브덴, 티탄, 질화티탄, 탄탈, 니켈, 코발트, 백금등의 고융점 금속막 또는 이들 고융점 금속의 실리사이드막, 예컨대 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탄 실리사이드등의 단층막을 사용할 수 있다. 또는, 고융점 금속막과 고융점 금속의 실리사이드막을 적층한 폴리사이드막등의 적층막이어도 좋다.
제10도는 본 발명에 따른 반도체장치의 다른 실시예를 도시하는 소자 단면도이다. 지금까지의 실시예와 마찬가지로, 화살표 A로 도시한 부분이 소자형성영역이고, 화살표 B로 도시한 부분이 마크부 형성영역이다.
소자형성영역으로부터 마크형성영역에 걸쳐 반도체기판 표면에 도랑(405)이 형성되고, 마크의 중심부를 남기고 마크형성영역에도 도랑(406)이 형성되어 있다. 이들 도랑간의 반도체기판상에는 제1실리콘 산화막(402) 및 그 위에 제1다결정 실리콘막(403)이 형성되어 있다. 도랑(405,406)내에는 제2실리콘 산화막(407a)이 충전되어 있고, 또한 제2실리콘 산화막(407b)이 제1실리콘 산화막(402) 및 제1다결정 실리콘막(403)의 측벽부 및 상면부에도 형성되어 있다. 이 측벽부의 단면이 마크부를 이루고 있다.
다음에, 제11도~제15도를 참조하여 제10도에 도시한 반도체장치의 제조방법의 실시예를 설명한다.
먼저, 제11도에 도시한 바와 같이, 반도체기판(401)상에 두께 250Å의 제1실리콘 산화막(402)을 CVD법으로 형성하고, 그 위에 두께 4000Å의 제1다결정 실리콘(403)을 CVD법으로 형성한다.
다음에, 제12도에 도시한 바와 같이, 포토레지스트(404)를 전면에 도포하면서 원하는 패턴으로 노광 및 현상하고, 포토리소그래피에 의해 제1실리콘 산화막(402) 및 제1다결정 실리콘(403)을 마크부의 중심부분이 잔존하도록 에칭하며, 이것에 나타난 반도체기판(401)을 다시 에칭하여 깊이 7000Å의 도랑(405,406)을 형성한다.
포토레지스트(405)를 제거하면서 두께 10000Å의 제2실리콘 산화막(407)을 CVD법에 의해 퇴적시키면, 제13도에 도시하는 바와 같이 도랑(405,406)이 충전된다.
다음에, 이 제2실리콘 산화막(406)상에 CVD법에 의해 두께 4000Å의 제2다결정 실리콘(408)을 퇴적시키고, 이를 패터닝하여 도랑(405,406)간의 凸형상 부분의 측벽 및 상면에만 남도록 한다.
다음에, 평탄화 레지스트를 전면에 도포하여 이방성 에칭에 의한 에치백을 행하면 마크부에서는 제2실리콘 산화막(407)에 비해 에칭속도가 늦는 제2다결정 실리콘막(408)의 존재에 의해, 제2실리콘막(407)의 에칭이 진행하지 않기 때문에 제15도에 도시되는 바와 같이, 소자분리영역에서 제2실리콘 산화막(407)이 제1다결정 실리콘막(403)과 동일면까지 에칭된 시점에서 마크부에서는 최상면의 제2다결정 실리콘(408)이 제거되고, 측벽부에는 제2다결정 실리콘막(408a)이 잔존한 상태로 된다. 또한, 여기서는 이방성 에칭을 이용하고 있지만, 통상의 연마법으로 행하여도 좋다.
더욱이, 제1다결정 실리콘막(403)과 제1실리콘 산화막(402)이 제거되기까지 에칭을 진행하고, 마크부 측벽의 제2다결정 실리콘막(408a)을 제거하면 제10도에 도시하는 구조의 반도체장치를 얻는다. 이와 같이, 마크부의 측벽은 제2다결정 실리콘막에 의해 최종 공정까지 보호되기 때문에 마크로서 바람직하게 명확한 단차가 얻어지는 것으로 된다.
여기서, 제14도의 공정에 있어서, 마크부의 제2실리콘 산화막(407)상에 퇴적되는 것은 다결정 실리콘에는 한정되지 않고, 제2실리콘 산화막(407)에 비해서 에칭속도가 낮은 것이라면 좋다. 예컨대, 실리콘 질화막, 카본막, 또는 텅스텐, 몰리브덴, 티탄, 질화티탄, 탄탈, 니켈, 코발트, 백금등의 고융점 금속막 또는 이들 고융점 금속의 실리사이드막, 예컨대 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈실리사이드등의 단층막을 사용할 수 있다. 또는, 고융점 금속막과 고융점 금속의 실리사이드막을 적층한 폴리사이드막등의 적층막이어도 좋다.
제16도~제18도는 제10도에 도시한 구성을 얻기 위한 다른 방법을 도시하는 공정별 단면도로서, 이들 도면은 제11도~제13도에 도시한 공정에 이은 것이다.
제16도에 도시하는 바와 같이, 제13도의 공정에서 형성된 제2실리콘 산화막(407)상에 CVD법에 의해 두께 4000Å의 제2다결정 실리콘막(409)을 퇴적시키고, 이방성 에칭에 의한 에치백을 행하여 제2실리콘 산화막(407)의 단차부의 측벽에만 제2다결정 실리콘막(409a)을 남긴다.
다음에, CVD법에 의해 전면에 두께 4000Å의 제3다결정 실리콘(410)을 퇴적시키고, 이것을 등방성 에칭에 의해 패터닝하여 마크부에만 남기는 것에 의해 제17도의 구조를 얻는다. 등방성 에칭을 이용하는 것은 소자분리부의 측벽에 형성된 제3다결정 실리콘막을 제거하기 위한 것이다.
다음에, 평탄화 레지스트를 전면에 도포하여 이방성 에칭에 의한 에치백을 행하면, 마크부에서는 제2실리콘 산화막(407)에 비해 에칭속도가 늦는 제3다결정 실리콘막(410)의 존재에 의해 제2실리콘막(407)의 에칭이 진행되지 않기 때문에 제18도에 도시되는 바와 같이, 소자분리영역에서 제2실리콘 산화막(407)이 제1다결정 실리콘막(403)과 동일면까지 에칭된 시점에서 마크부에서는 최상면의 제3다결정 실리콘막(410)이 제거되고, 측벽부에는 제2다결정 실리콘막(408a) 및 제3다결정 실리콘막(410a)이 잔존한 상태로 되어 있다. 또한, 여기서는 이방성 에칭을 이용하고 있지만, 통상의 연마법으로 행해도 좋다.
더욱이, 제1다결정 실리콘막(403)과 제1실리콘 산화막(402)이 제거되기까지 에칭을 진행하고, 마크부 측벽의 제2다결정 실리콘막(408a) 및 제3다결정 실리콘막(410a)을 제거하면 제10도에서 도시하는 구조의 반도체장치를 얻는다. 이와 같은 제조방법으로도 마크부의 측벽은 제2 및 제3다결정 실리콘막에 의해 최종 공정까지 보호되기 때문에 마크로서 바람직한 명확한 단차가 얻어지는 것으로 된다.
여기서, 제16도의 공정에 있어서, 마크부의 제2실리콘 산화막(407)상에 퇴적되는 것은 다결정 실리콘으로 한정되는 것이 아니고, 제2실리콘 산화막(407)에 비해서 에칭속도가 낮은 것이면 좋다. 예컨대, 실리콘 질화막, 카본막, 또는 텅스텐, 몰리브덴, 티탄, 질화티탄, 탄탈, 니켈, 코발트, 백금등의 고융점 금속막 또는 이들 고융점 금속의 실리사이드막, 예컨대 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈실리사이드등의 단층막을 사용할 수 있다. 또는, 고융점 금속막과 고융점 금속의 실리사이드막을 적층한 폴리사이드막등의 적층막으로도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 소자분리영역을 그 상면이 반도체기판면과 거의 동일하게 되도록 한 매립구조로 함과 더불어 마크부를 적어도 그 일부가 기판면으로부터 돌출한 형상으로 되도록 하고 있기 때문에 고집적화가 가능하면서 단차의 존재에 의해 인식이 용이하게 된다.
또한, 마크부를 빼는 패턴 또는 남는 패턴에 의해 돌출형상으로 해두고 이것을 에칭속도가 늦는 물질로 덮은 후에 매립절연막을 형성하도록 하고 있기 때문에 매립소자분리부는 단차를 갖는 마크부가 확실하게 얻어진다.
Claims (9)
- 반도체기판 표면의 소자분리영역에 형성된 제1도랑 중에 절연재료가 매립되고, 그 표면이 상기 반도체기판의 표면과 거의 일치하는 BOX법으로 형성된 소자분리부와, 상기 반도체기판 표면의 일치마크영역에 형성된 제2도랑 중에 상기 절연재료가 매립되고, 그 표면의 일부가 상기 반도체기판 표면보다 돌출되어 있는 BOX법으로 일치마크부를 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 반도체기판상의 소자분리영역에 제1도랑을, 일치마크 형성영역에 제2도랑을 선택적으로 형성하는 공정과, 전면에 절연재료를 퇴적시켜 상기 제1 및 제2도랑을 매립하기 위해 제1막을 형성하는 공정, 전면에 상기 제1막보다도 에칭율이 작은 제2절연재료를 퇴적시키고, 이 제2절연재료중 상기 제2도랑상의 부분을 제2막으로서 제1절연재료상에 잔존시키는 공정, 상기 제1막이 식각되는 속도가 상기 제2막이 식각되는 속도보다 빠른 것을 이용하여 상기 제1도랑내의 상기 제1막 상면이 상기 반도체기판 표면과 일치될 때까지 상기 제1막 및 상기 제2막을 식각하여 상기 소자분리영역상의 제1막의 두께가 상기 일치마크형성영역상의 제1막의 두께보다도 작게 하는 공정 및, 상기 일치마크형성영역상에 잔존하고 있는 상기 제2막을 제거하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 전체의 두께를 줄이는 공정이 이방성 에칭에 의한 에치백인 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 제2막을 형성하는 공정이 복수의 막을 적층하는 것인 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 제2막이 실리콘 질화막과, 다결정 실리콘막, 카본막, 고융점 금속막 및, 고융점 금속의 실리사이드막중 어느 하나, 또는 그 적층체인 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판 표면의 소자분리영역 및 일치마크영역에 일치마크부를 남겨 형성된 제1도랑 중에 절연재료가 매립되고, 그 표면이 상기 반도체기판의 표면과 거의 일치하는 소자분리부와, 상기 일치마크부에 대응하는 상기 반도체기판상에 퇴적된 막의 측벽부에 상기 절연재료로 형성되어 반도체기판의 표면보다 돌출되는 단차를 갖는 일치마크부를 구비하는 것을 특징으로 하는 반도체장치.
- 반도체기판상에 제1막을 퇴적시키는 공정과, 반도체기판상의 일치마크형성영역의 중심부분이 잔존하도록 상기 제1막 및 상기 반도체기판을 제거하여 도랑을 형성하는 공정, 상기 도랑이 충전되면서 상기 중심부분에 있어서의 제1막에 따른 凸형상 부분이 형성되도록 전면에 절연재료를 퇴적시켜 제2막을 형성하는 공정, 상기 凸형상 부분의 상면 및 측면에만 제3막을 형성하는 공정, 상기 제2막이 식각되는 속도가 상기 제3막이 식각되는 속도 보다도 빠른 것을 이용하여 상기 도랑내의 상기 제1막의 상면이 상기 반도체기판 표면과 일치될 때까지 상기 제2막 및 상기 제3막을 식각하여 상기 凸형상 부분이 반도체기판보다 돌출된 상태로 잔존시키는 공정 및, 상기 凸형상 부분의 측면에 잔존하는 상기 제3막을 제거하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 제3막을 형성하는 공정이 복수의 막을 적층하는 것인 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 제3막이 실리콘 질화막과, 다결정 실리콘막, 카본막, 고융점 금속막 및, 고융점 금속의 실리사이드막중 어느 하나, 또는 그 적층체인 것을 특징으로 하는 반도체장치의 제조방법.
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