JP2002043412A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】ＳＴＩ法による素子分離溝の実現に際し、何ら
新たな工程を追加することなく、素子分離領域と素子領
域との段差の抑制、並びに位置合せ精度の確保を併せ図
ることのできる半導体装置及びその製造方法を提供す
る。 【解決手段】半導体基板１上には、素子分離溝４０や位
置検出溝５０が形成されている。この素子分離溝４０と
同素子分離溝４０内に形成されている絶縁物４１とによ
って素子分離領域が形成され、同素子分離領域によって
半導体基板１が素子領域２０や素子領域３０に分割され
ている。また、位置検出溝５０には、溝縁に満たない高
さまで絶縁物５１が形成されている。このような態様に
て絶縁物５１が形成された位置検出溝５０と半導体基板
１の他の領域との段差は、前記素子分離領域形成後、導
電膜等の形成に際し基板とパターニングのためのマスク
との位置合せに用いられる。
新たな工程を追加することなく、素子分離領域と素子領
域との段差の抑制、並びに位置合せ精度の確保を併せ図
ることのできる半導体装置及びその製造方法を提供す
る。 【解決手段】半導体基板１上には、素子分離溝４０や位
置検出溝５０が形成されている。この素子分離溝４０と
同素子分離溝４０内に形成されている絶縁物４１とによ
って素子分離領域が形成され、同素子分離領域によって
半導体基板１が素子領域２０や素子領域３０に分割され
ている。また、位置検出溝５０には、溝縁に満たない高
さまで絶縁物５１が形成されている。このような態様に
て絶縁物５１が形成された位置検出溝５０と半導体基板
１の他の領域との段差は、前記素子分離領域形成後、導
電膜等の形成に際し基板とパターニングのためのマスク
との位置合せに用いられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、詳しくはフォトマスクの位置合せ等
に用いられるアライメントマーク（位置検出溝）を備え
る半導体装置及びその製造方法に関する。
の製造方法に係り、詳しくはフォトマスクの位置合せ等
に用いられるアライメントマーク（位置検出溝）を備え
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化や高集積化に伴い、
その製造工程、特にフォトリソグラフィ工程に際して
は、半導体基板上に形成されたパターンと次に形成され
るパターンのためのフォトマスクとを精度よく重ね合わ
せることが益々重要になってきている。そして、このよ
うなフォトマスクの位置合せは、例えば、特開平１１−
６７６２０号公報に記載されているように、基板上に形
成されたアライメントマーク（位置検出溝）の位置を検
出することで行われる。なお、このアライメントマーク
は通常、上記フォトマスクの位置合せのみを目的として
形成される。
その製造工程、特にフォトリソグラフィ工程に際して
は、半導体基板上に形成されたパターンと次に形成され
るパターンのためのフォトマスクとを精度よく重ね合わ
せることが益々重要になってきている。そして、このよ
うなフォトマスクの位置合せは、例えば、特開平１１−
６７６２０号公報に記載されているように、基板上に形
成されたアライメントマーク（位置検出溝）の位置を検
出することで行われる。なお、このアライメントマーク
は通常、上記フォトマスクの位置合せのみを目的として
形成される。
【０００３】一方、半導体装置の素子分離構造としてＬ
ＯＣＯＳ(LOCal Oxidation of Silicon)法が用いられ、
素子分離絶縁膜が形成された半導体基板上に導電膜のパ
ターニングを行うような場合には、それら素子分離のた
めの絶縁膜と素子領域との間の段差部を上記アライメン
トマークとして利用することができる。すなわちこの場
合、アライメントマークを形成するための何ら特別な工
程を設けずとも、同段差の位置をアライメントマークと
して検出することで、上記必要とされる位置合せを行う
ことができるようになる。
ＯＣＯＳ(LOCal Oxidation of Silicon)法が用いられ、
素子分離絶縁膜が形成された半導体基板上に導電膜のパ
ターニングを行うような場合には、それら素子分離のた
めの絶縁膜と素子領域との間の段差部を上記アライメン
トマークとして利用することができる。すなわちこの場
合、アライメントマークを形成するための何ら特別な工
程を設けずとも、同段差の位置をアライメントマークと
して検出することで、上記必要とされる位置合せを行う
ことができるようになる。
【０００４】
【発明が解決しようとする課題】ところで近年、半導体
装置の更なる微細化、高集積化に対応するために、素子
分離構造としても、上記ＬＯＣＯＳ法に代わり、ＳＴＩ
(Shallow Trench Isolation)法が用いられることが多
い。ただし、このＳＴＩ法を用いて各素子領域の分離を
行う場合、上述したアライメントマークの形成に関し
て、新たに次のような問題が生じることがある。以下、
図４及び図５を用いて、ＳＴＩ法を用いた素子分離溝の
形成工程を説明しつつ、この問題について述べる。
装置の更なる微細化、高集積化に対応するために、素子
分離構造としても、上記ＬＯＣＯＳ法に代わり、ＳＴＩ
(Shallow Trench Isolation)法が用いられることが多
い。ただし、このＳＴＩ法を用いて各素子領域の分離を
行う場合、上述したアライメントマークの形成に関し
て、新たに次のような問題が生じることがある。以下、
図４及び図５を用いて、ＳＴＩ法を用いた素子分離溝の
形成工程を説明しつつ、この問題について述べる。
【０００５】このＳＴＩ法にあっては、その素子分離溝
の形成に先立ち、まず図４（ａ）に示すように、半導体
基板１０１上にシリコン酸化膜１１１’及びシリコン窒
化膜１１２ａを積層形成した後、リソグラフィ法によっ
て素子分離溝の開口パターンに対応した所望のパターン
のレジスト１１３を形成する。
の形成に先立ち、まず図４（ａ）に示すように、半導体
基板１０１上にシリコン酸化膜１１１’及びシリコン窒
化膜１１２ａを積層形成した後、リソグラフィ法によっ
て素子分離溝の開口パターンに対応した所望のパターン
のレジスト１１３を形成する。
【０００６】次に、図４（ｂ）に示すように、上記レジ
スト１１３をマスクとして異方性エッチング法によりシ
リコン窒化膜１１２ａをエッチングし、上記パターンに
対応した所望のパターンにてシリコン窒化膜１１２ｂを
形成する。そして、このシリコン窒化膜１１２ｂをマス
クとした異方性エッチング法により、シリコン酸化膜１
１１’と半導体基板１０１とをエッチングすることで、
半導体基板１０１に素子分離溝１４０及びアライメント
マーク用の溝１５０を形成する。またこのとき、同時に
素子領域１２０や素子領域１３０が区画形成される。
スト１１３をマスクとして異方性エッチング法によりシ
リコン窒化膜１１２ａをエッチングし、上記パターンに
対応した所望のパターンにてシリコン窒化膜１１２ｂを
形成する。そして、このシリコン窒化膜１１２ｂをマス
クとした異方性エッチング法により、シリコン酸化膜１
１１’と半導体基板１０１とをエッチングすることで、
半導体基板１０１に素子分離溝１４０及びアライメント
マーク用の溝１５０を形成する。またこのとき、同時に
素子領域１２０や素子領域１３０が区画形成される。
【０００７】その後、図４（ｃ）に示すように、ＨＤＰ
−ＣＶＤ（High Density Plasma-Ch-emical Vapor Depo
sition）法により、全面にシリコン酸化膜１１４を形成
する。そして更に、図５（ａ）に示すように、シリコン
酸化膜１１４の窪んだ領域、すなわち上記各溝１４０及
び１５０の存在に起因して同シリコン酸化膜１１４の基
板面からの高さが低くなっている領域の上方にリソグラ
フィ法によりレジスト１１５を形成し、これをマスクと
してシリコン酸化膜１１４のエッチングを行う。なお、
ここでの処理は、後述する半導体基板１０１表面のＣＭ
Ｐ（Chemical Mechanical Polish）法による平坦化を補
助するために施す処理である（例えば、「Joost Grilla
ert et al,"A novel approach for the elimination of
the pattern density dependence of CMP for shallow
trench isolation：（トレンチ形成におけるＣＭＰ法
のパターン依存性の除去について）",CMP-MIC,pp.313-3
18,1998」参照）。
−ＣＶＤ（High Density Plasma-Ch-emical Vapor Depo
sition）法により、全面にシリコン酸化膜１１４を形成
する。そして更に、図５（ａ）に示すように、シリコン
酸化膜１１４の窪んだ領域、すなわち上記各溝１４０及
び１５０の存在に起因して同シリコン酸化膜１１４の基
板面からの高さが低くなっている領域の上方にリソグラ
フィ法によりレジスト１１５を形成し、これをマスクと
してシリコン酸化膜１１４のエッチングを行う。なお、
ここでの処理は、後述する半導体基板１０１表面のＣＭ
Ｐ（Chemical Mechanical Polish）法による平坦化を補
助するために施す処理である（例えば、「Joost Grilla
ert et al,"A novel approach for the elimination of
the pattern density dependence of CMP for shallow
trench isolation：（トレンチ形成におけるＣＭＰ法
のパターン依存性の除去について）",CMP-MIC,pp.313-3
18,1998」参照）。
【０００８】上記態様にて、シリコン酸化膜１１４の一
部を除去した後は、図５（ｂ）に示すように、レジスト
１１５を除去した後、ＣＭＰ法によってシリコン窒化膜
１１２ｂをストッパ膜として、同シリコン窒化膜１１２
ｂとシリコン酸化膜１１４とを平坦化する。なお、図５
（ｂ）においては、この平坦化されたシリコン窒化膜を
シリコン窒化膜１１２ｃとして表記し、同じく平坦化さ
れたシリコン酸化膜については、上記素子分離溝１４０
に埋め込まれているものを１４１ａ、また上記アライメ
ントマーク用の溝１５０に埋め込まれているものをシリ
コン酸化膜１５１ａとしてそれぞれ表記している。
部を除去した後は、図５（ｂ）に示すように、レジスト
１１５を除去した後、ＣＭＰ法によってシリコン窒化膜
１１２ｂをストッパ膜として、同シリコン窒化膜１１２
ｂとシリコン酸化膜１１４とを平坦化する。なお、図５
（ｂ）においては、この平坦化されたシリコン窒化膜を
シリコン窒化膜１１２ｃとして表記し、同じく平坦化さ
れたシリコン酸化膜については、上記素子分離溝１４０
に埋め込まれているものを１４１ａ、また上記アライメ
ントマーク用の溝１５０に埋め込まれているものをシリ
コン酸化膜１５１ａとしてそれぞれ表記している。
【０００９】そして、図５（ｃ）に示すように、熱燐酸
により上記平坦化されたシリコン窒化膜１１２ｃを選択
的に除去してから、フッ酸によりシリコン酸化膜１１１
を除去することで、半導体基板１０１上に素子分離領域
１４１ｂ並びにアライメントマーク領域１５１ｂを形成
する。なお、これら素子分離領域１４１ｂ及びアライメ
ント領域１５１ｂは、上記シリコン窒化膜１１２ｃやシ
リコン酸化膜１１１の除去後に残留したシリコン酸化膜
１４１ａ及び１５１ａによって形成されている。
により上記平坦化されたシリコン窒化膜１１２ｃを選択
的に除去してから、フッ酸によりシリコン酸化膜１１１
を除去することで、半導体基板１０１上に素子分離領域
１４１ｂ並びにアライメントマーク領域１５１ｂを形成
する。なお、これら素子分離領域１４１ｂ及びアライメ
ント領域１５１ｂは、上記シリコン窒化膜１１２ｃやシ
リコン酸化膜１１１の除去後に残留したシリコン酸化膜
１４１ａ及び１５１ａによって形成されている。
【００１０】こうして素子分離領域１４１ｂ及びアライ
メントマーク領域１５１ｂを形成した後は、所望とする
半導体装置に応じた洗浄工程やイオン注入工程を経た
後、例えば導電膜のパターニングが行われる。そして、
フォトリソグラフィ技術によって導電膜を形成する際に
は、上記アライメントマーク領域１５１ｂと半導体基板
１０１との段差を検出することで、導電膜のパターンを
形成するためのマスクと半導体基板１０１上の素子領域
との位置合せが行われることとなる。
メントマーク領域１５１ｂを形成した後は、所望とする
半導体装置に応じた洗浄工程やイオン注入工程を経た
後、例えば導電膜のパターニングが行われる。そして、
フォトリソグラフィ技術によって導電膜を形成する際に
は、上記アライメントマーク領域１５１ｂと半導体基板
１０１との段差を検出することで、導電膜のパターンを
形成するためのマスクと半導体基板１０１上の素子領域
との位置合せが行われることとなる。
【００１１】ところで、こうした構造を有する半導体装
置にあっては、上記位置検出溝１５１ｂと半導体基板１
０１との段差がある程度大きくなければ、上記位置合せ
のためにこれを精度よく検出することが困難である。
置にあっては、上記位置検出溝１５１ｂと半導体基板１
０１との段差がある程度大きくなければ、上記位置合せ
のためにこれを精度よく検出することが困難である。
【００１２】一方、半導体装置の微細化を促進する観点
からすれば、上記素子分離領域１４１ｂと素子領域との
段差は可能な限り小さく形成されることが望ましい。こ
れは、半導体装置の微細化に伴って、フォトリソグラフ
ィ工程におけるフォーカスマージンも小さくなり、所望
の精度のパターンを得るための下地膜の平坦性に対する
要求が益々厳しいものになってきているという事情によ
る。
からすれば、上記素子分離領域１４１ｂと素子領域との
段差は可能な限り小さく形成されることが望ましい。こ
れは、半導体装置の微細化に伴って、フォトリソグラフ
ィ工程におけるフォーカスマージンも小さくなり、所望
の精度のパターンを得るための下地膜の平坦性に対する
要求が益々厳しいものになってきているという事情によ
る。
【００１３】しかし、上記構造の半導体装置、あるいは
その製造方法によれば、ＳＴＩ法による素子分離領域の
形成方法をそのまま用いてアライメントマーク領域の形
成も併せて行うことができるとはいえ、それら各領域の
構造は基本的に同一の構造しか採り得ないため、これら
相反する要求に応えるにも自ずと限界があった。また、
アライメントマークとする段差の形成のみを目的とした
別途の工程を追加することは、製造コストの増加につな
がり望ましくない。
その製造方法によれば、ＳＴＩ法による素子分離領域の
形成方法をそのまま用いてアライメントマーク領域の形
成も併せて行うことができるとはいえ、それら各領域の
構造は基本的に同一の構造しか採り得ないため、これら
相反する要求に応えるにも自ずと限界があった。また、
アライメントマークとする段差の形成のみを目的とした
別途の工程を追加することは、製造コストの増加につな
がり望ましくない。
【００１４】本発明は上記実情に鑑みてなされたもので
あり、その目的は、ＳＴＩ法による素子分離溝の実現に
際し、何ら新たな工程を追加することなく、素子分離領
域と素子領域との段差の抑制、並びに位置合せ精度の確
保を併せ図ることのできる半導体装置及びその製造方法
を提供することにある。
あり、その目的は、ＳＴＩ法による素子分離溝の実現に
際し、何ら新たな工程を追加することなく、素子分離領
域と素子領域との段差の抑制、並びに位置合せ精度の確
保を併せ図ることのできる半導体装置及びその製造方法
を提供することにある。
【００１５】
【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、半導体基板上に素子分離溝が形成
された半導体装置において、前記素子分離溝の溝深さに
略等しく、且つ同素子分離溝に埋め込まれた絶縁物と同
一物質の絶縁物がその溝縁に満たない高さまで埋め込ま
れた位置検出溝を備えることをその要旨とする。
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、半導体基板上に素子分離溝が形成
された半導体装置において、前記素子分離溝の溝深さに
略等しく、且つ同素子分離溝に埋め込まれた絶縁物と同
一物質の絶縁物がその溝縁に満たない高さまで埋め込ま
れた位置検出溝を備えることをその要旨とする。
【００１６】上記構成によれば、素子分離領域の形成後
の工程において成膜する膜のパターニングを行うに際し
て、位置検出溝には絶縁物がこの溝の側壁の高さよりも
低いところまでしか形成されていないため、この位置検
出溝と他の部分との段差を利用して同パターニングに用
いるマスクと半導体基板との位置合せを精度良く行うこ
とができるようになる。しかもこの位置検出溝は、素子
分離溝のための基板の開口や、絶縁膜の堆積、平坦化の
ためのエッチングの各工程によって形成することができ
るため、この位置検出溝の形成のために何ら新たな工程
を設ける必要もない。
の工程において成膜する膜のパターニングを行うに際し
て、位置検出溝には絶縁物がこの溝の側壁の高さよりも
低いところまでしか形成されていないため、この位置検
出溝と他の部分との段差を利用して同パターニングに用
いるマスクと半導体基板との位置合せを精度良く行うこ
とができるようになる。しかもこの位置検出溝は、素子
分離溝のための基板の開口や、絶縁膜の堆積、平坦化の
ためのエッチングの各工程によって形成することができ
るため、この位置検出溝の形成のために何ら新たな工程
を設ける必要もない。
【００１７】請求項２記載の発明は、半導体基板に素子
分離溝及び位置検出溝を形成する工程と、前記素子分離
溝及び位置検出溝に絶縁物を充填する工程と、前記素子
分離溝内に充填された絶縁物の上方領域に保護マスクを
形成して前記絶縁物をエッチングした後、基板上面を平
坦化する工程とを備えることをその要旨とする。
分離溝及び位置検出溝を形成する工程と、前記素子分離
溝及び位置検出溝に絶縁物を充填する工程と、前記素子
分離溝内に充填された絶縁物の上方領域に保護マスクを
形成して前記絶縁物をエッチングした後、基板上面を平
坦化する工程とを備えることをその要旨とする。
【００１８】上記製造方法によれば、素子分離溝と位置
検出溝とに絶縁物を充填した後、素子分離溝内に形成さ
れた絶縁物の上方領域に保護マスクを形成してから絶縁
物をエッチングするために、位置検出溝内に充填された
絶縁物を選択的にエッチングすることができるようにな
る。更に、このとき素子分離溝と位置検出溝とに絶縁物
を充填する際に素子領域に堆積する絶縁物をもエッチン
グするようにすれば、素子領域と素子分離領域との段差
を抑制することができるため、これら両領域の平坦化を
容易に行うことができるようにもなる。
検出溝とに絶縁物を充填した後、素子分離溝内に形成さ
れた絶縁物の上方領域に保護マスクを形成してから絶縁
物をエッチングするために、位置検出溝内に充填された
絶縁物を選択的にエッチングすることができるようにな
る。更に、このとき素子分離溝と位置検出溝とに絶縁物
を充填する際に素子領域に堆積する絶縁物をもエッチン
グするようにすれば、素子領域と素子分離領域との段差
を抑制することができるため、これら両領域の平坦化を
容易に行うことができるようにもなる。
【００１９】請求項３の発明は、請求項２記載の発明に
おいて、前記半導体基板に対する素子分離溝及び位置検
出溝の形成は、半導体基板の上に同素子分離溝及び位置
検出溝の開口パターンに対応して開口されたパターン膜
をマスクとして用いたエッチングにて行い、その後、同
パターン膜が形成された状態で前記絶縁物の充填を行う
ことをその要旨とする。
おいて、前記半導体基板に対する素子分離溝及び位置検
出溝の形成は、半導体基板の上に同素子分離溝及び位置
検出溝の開口パターンに対応して開口されたパターン膜
をマスクとして用いたエッチングにて行い、その後、同
パターン膜が形成された状態で前記絶縁物の充填を行う
ことをその要旨とする。
【００２０】上記製造方法によれば、パターン膜が形成
された状態で絶縁物の充填がなされるため、半導体基板
表面を保護しつつ絶縁物を充填をすることができるよう
になる。しかも、このパターン膜は同絶縁物をエッチン
グする等、絶縁物の充填以降の工程においても半導体基
板を保護するために用いることができる。
された状態で絶縁物の充填がなされるため、半導体基板
表面を保護しつつ絶縁物を充填をすることができるよう
になる。しかも、このパターン膜は同絶縁物をエッチン
グする等、絶縁物の充填以降の工程においても半導体基
板を保護するために用いることができる。
【００２１】請求項４記載の発明は、請求項３記載の発
明において、前記平坦化は、前記パターン膜をストッパ
とした回転研磨法によって行われることをその要旨とす
る。上記製造方法によれば、回転研磨法によって素子領
域と素子分離領域とを好適に平坦化することができるよ
うになる。
明において、前記平坦化は、前記パターン膜をストッパ
とした回転研磨法によって行われることをその要旨とす
る。上記製造方法によれば、回転研磨法によって素子領
域と素子分離領域とを好適に平坦化することができるよ
うになる。
【００２２】請求項５記載の発明は、請求項４記載の発
明において、前記半導体基板がシリコン基板であり、前
記絶縁物がシリコン酸化膜であり、前記パターン膜がシ
リコン窒化膜であり、これらシリコン窒化膜と半導体基
板との間には予めシリコン酸化膜が成膜されることをそ
の要旨とする。
明において、前記半導体基板がシリコン基板であり、前
記絶縁物がシリコン酸化膜であり、前記パターン膜がシ
リコン窒化膜であり、これらシリコン窒化膜と半導体基
板との間には予めシリコン酸化膜が成膜されることをそ
の要旨とする。
【００２３】上記製造方法によれば、素子分離溝及び位
置検出溝の形成に用いるマスクとしての、及び絶縁物の
充填時やその後の工程における半導体基板の保護膜とし
ての開口パターン膜の有する作用効果を、シリコン窒化
膜を用いて好適に奏することができるようになる。更
に、シリコン窒化膜とシリコン基板との間にシリコン酸
化膜を形成することで、シリコン窒化膜によってシリコ
ン基板にかかる応力を緩和することもできる。
置検出溝の形成に用いるマスクとしての、及び絶縁物の
充填時やその後の工程における半導体基板の保護膜とし
ての開口パターン膜の有する作用効果を、シリコン窒化
膜を用いて好適に奏することができるようになる。更
に、シリコン窒化膜とシリコン基板との間にシリコン酸
化膜を形成することで、シリコン窒化膜によってシリコ
ン基板にかかる応力を緩和することもできる。
【００２４】また、シリコン酸化膜との選択比を保ちつ
つ窒化シリコン膜を除去する工程によって、シリコン酸
化膜からなる絶縁物と基板表面との間に段差を設けるこ
とができる。この段差は、その後の工程における絶縁物
のエッチングを補償する機能を有し、これにより最終的
に基板表面と略等しい高さにて同絶縁物を形成すること
もできる。
つ窒化シリコン膜を除去する工程によって、シリコン酸
化膜からなる絶縁物と基板表面との間に段差を設けるこ
とができる。この段差は、その後の工程における絶縁物
のエッチングを補償する機能を有し、これにより最終的
に基板表面と略等しい高さにて同絶縁物を形成すること
もできる。
【００２５】
【発明の実施の形態】以下、本発明にかかる半導体装置
をＭＯＳ（Metal Oxide Semiconductor）型トランジ
スタを備えた半導体装置に適用した一実施形態につい
て、図面を参照しつつ説明する。
をＭＯＳ（Metal Oxide Semiconductor）型トランジ
スタを備えた半導体装置に適用した一実施形態につい
て、図面を参照しつつ説明する。
【００２６】図１に本発明にかかる半導体装置の断面図
を示す。この半導体装置は、シリコンからなる半導体基
板１上に区画形成された素子領域２０や素子領域３０を
備えている。そして、これら各素子領域２０、３０は、
素子分離溝４０及び同素子分離溝４０内に形成されたシ
リコン酸化膜（ＳｉＯ2）からなる絶縁物４１によって
互いに分離されている。これら素子領域２０、３０上に
は、様々な素子が形成されるとともに、これらの素子の
上方は層間絶縁膜６０で覆われている。
を示す。この半導体装置は、シリコンからなる半導体基
板１上に区画形成された素子領域２０や素子領域３０を
備えている。そして、これら各素子領域２０、３０は、
素子分離溝４０及び同素子分離溝４０内に形成されたシ
リコン酸化膜（ＳｉＯ2）からなる絶縁物４１によって
互いに分離されている。これら素子領域２０、３０上に
は、様々な素子が形成されるとともに、これらの素子の
上方は層間絶縁膜６０で覆われている。
【００２７】更に、半導体基板１上は、アライメントマ
ーク用の溝（位置検出溝）５０を備えている。この位置
検出溝５０内には、素子分離溝４０内に形成されている
絶縁物４１と同じ物質であるシリコン酸化膜からなる絶
縁物５１が、位置検出溝５０の溝縁に満たない高さまで
形成されている。このように、位置検出溝５０において
は、絶縁物５１によってその溝が完全に埋め尽くされて
いないため、素子分離溝４０と絶縁物４１とを備える素
子分離領域が形成された後、例えば、ゲート電極３１等
の導電膜を形成する際に、ゲート電極のパターン形成の
ためのマスクと半導体基板１との位置合せに際し、この
位置検出溝５０と他の領域との段差を用いることができ
るようになる。
ーク用の溝（位置検出溝）５０を備えている。この位置
検出溝５０内には、素子分離溝４０内に形成されている
絶縁物４１と同じ物質であるシリコン酸化膜からなる絶
縁物５１が、位置検出溝５０の溝縁に満たない高さまで
形成されている。このように、位置検出溝５０において
は、絶縁物５１によってその溝が完全に埋め尽くされて
いないため、素子分離溝４０と絶縁物４１とを備える素
子分離領域が形成された後、例えば、ゲート電極３１等
の導電膜を形成する際に、ゲート電極のパターン形成の
ためのマスクと半導体基板１との位置合せに際し、この
位置検出溝５０と他の領域との段差を用いることができ
るようになる。
【００２８】なお、上記位置検出溝５０内であって、絶
縁物５１の上方には、例えば、ゲート電極３１形成のた
めの膜と同じ物質５２が堆積されている。次に、本実施
形態にかかる上記半導体装置の製造方法における製造工
程について、図２及び図３を用いて説明する。
縁物５１の上方には、例えば、ゲート電極３１形成のた
めの膜と同じ物質５２が堆積されている。次に、本実施
形態にかかる上記半導体装置の製造方法における製造工
程について、図２及び図３を用いて説明する。
【００２９】まずこの製造工程においては、図２（ａ）
に示すように、半導体基板１上に温度９５０℃、ドライ
酸素雰囲気中での熱酸化により２０ｎｍのシリコン酸化
膜１１’を形成し、次に以下の条件で２００ｎｍのシリ
コン窒化膜１２ａを減圧ＣＶＤ法にて成膜した後、リソ
グラフィ技術によってレジスト１３をパターニングす
る。 温度 ：７７０℃ 圧力 ：６６．５Ｐａ Ｓｉ2Ｃｌ2Ｈ2ガスの流量 ：１．２×１０-4ｍ3／分（標準状態） ＮＨ3ガスの流量 ：１．２×１０-3ｍ3／分（標準状態） 次に、レジスト１３をマスクとして、マグネトロンＲＩ
Ｅ（Reactive Ion Etching）により、シリコン窒化膜１
２ａとシリコン酸化膜１１’とを以下の条件でエッチン
グすることで、図２（ｂ）に示される態様にて、素子分
離溝４０及び位置検出溝５０の開口パターンを有するシ
リコン窒化膜１２ｂとシリコン酸化膜１１とを形成す
る。 圧力 ：５．３２Ｐａ ＲＦ（１３．５６Ｈｚ）パワー：６００Ｗ 磁界 ：６０Ｇａｕｓｓ ＣＨＦ3の流量 ：４．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：５×１０-6ｍ3／分（標準状態） Ａｒの流量 ：３×１０-5ｍ3／分（標準状態） そして、硫酸過水によりレジスト１３を除去した後、シ
リコン窒化膜１２ｂをマスクとして、マグネトロンＲＩ
Ｅによって以下の条件で半導体基板１をエッチングし
て、図２（ｂ）に示される態様にて、同半導体基板１に
素子分離溝（トレンチ）４０及び位置検出溝５０を、深
さ３５０ｎｍにて形成する。 圧力 ：３．９９Ｐａ ＲＦ（１３．５６Ｈｚ）パワー：４５０Ｗ 磁界 ：２５Ｇａｕｓｓ ＨＢｒの流量 ：１．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：８．０×１０-6ｍ3／分（標準状態） ＮＦ3の流量 ：１．５×１０-5ｍ3／分（標準状態） 次に、図２（ｃ）に示すように、ＨＤＰ−ＣＶＤ法によ
り、以下の条件にて基板全面にシリコン酸化膜１４を６
００ｎｍ堆積する。 ＬＦ（３５０ｋＨｚ）パワー ：２８５０Ｗ ＨＦ（１３．５６Ｈｚ）パワー ：１８００Ｗ ＳｉＨ4の流量 ：８．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：１．１５×１０-4ｍ3／分（標準状態） Ａｒの流量 ：５．０×１０-5ｍ3／分（標準状態） 次に、図３（ａ）に示すように、レジスト１５をマスク
としたリソグラフィ技術によって、位置検出溝５０内に
堆積された絶縁物や基板１の表面から突出した絶縁物
を、先の図２（ｂ）に示したシリコン窒化膜１２ａのエ
ッチング条件と同じ条件の下、マグネトロンＲＩＥによ
って４００ｎｍエッチングする。このエッチングによっ
て、同図３（ａ）に示されるように、位置検出溝５０内
には、その溝縁に満たない高さにて絶縁物が残留される
ようになる。図３（ａ）においては、この位置検出溝５
０内に残留した絶縁物を絶縁物５１ａとして表記してい
る。また、この位置検出溝５０内の絶縁物のエッチング
と同時に上記シリコン酸化膜１４の突出した領域、すな
わち同シリコン酸化膜１４の基板面からの高さが他と比
べて相対的に高くなっている領域の上方をエッチングし
て高さの軽減された絶縁物１４’を形成することで、後
の工程において半導体基板１上の平坦化を容易に行うこ
とができるようにしている。
に示すように、半導体基板１上に温度９５０℃、ドライ
酸素雰囲気中での熱酸化により２０ｎｍのシリコン酸化
膜１１’を形成し、次に以下の条件で２００ｎｍのシリ
コン窒化膜１２ａを減圧ＣＶＤ法にて成膜した後、リソ
グラフィ技術によってレジスト１３をパターニングす
る。 温度 ：７７０℃ 圧力 ：６６．５Ｐａ Ｓｉ2Ｃｌ2Ｈ2ガスの流量 ：１．２×１０-4ｍ3／分（標準状態） ＮＨ3ガスの流量 ：１．２×１０-3ｍ3／分（標準状態） 次に、レジスト１３をマスクとして、マグネトロンＲＩ
Ｅ（Reactive Ion Etching）により、シリコン窒化膜１
２ａとシリコン酸化膜１１’とを以下の条件でエッチン
グすることで、図２（ｂ）に示される態様にて、素子分
離溝４０及び位置検出溝５０の開口パターンを有するシ
リコン窒化膜１２ｂとシリコン酸化膜１１とを形成す
る。 圧力 ：５．３２Ｐａ ＲＦ（１３．５６Ｈｚ）パワー：６００Ｗ 磁界 ：６０Ｇａｕｓｓ ＣＨＦ3の流量 ：４．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：５×１０-6ｍ3／分（標準状態） Ａｒの流量 ：３×１０-5ｍ3／分（標準状態） そして、硫酸過水によりレジスト１３を除去した後、シ
リコン窒化膜１２ｂをマスクとして、マグネトロンＲＩ
Ｅによって以下の条件で半導体基板１をエッチングし
て、図２（ｂ）に示される態様にて、同半導体基板１に
素子分離溝（トレンチ）４０及び位置検出溝５０を、深
さ３５０ｎｍにて形成する。 圧力 ：３．９９Ｐａ ＲＦ（１３．５６Ｈｚ）パワー：４５０Ｗ 磁界 ：２５Ｇａｕｓｓ ＨＢｒの流量 ：１．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：８．０×１０-6ｍ3／分（標準状態） ＮＦ3の流量 ：１．５×１０-5ｍ3／分（標準状態） 次に、図２（ｃ）に示すように、ＨＤＰ−ＣＶＤ法によ
り、以下の条件にて基板全面にシリコン酸化膜１４を６
００ｎｍ堆積する。 ＬＦ（３５０ｋＨｚ）パワー ：２８５０Ｗ ＨＦ（１３．５６Ｈｚ）パワー ：１８００Ｗ ＳｉＨ4の流量 ：８．０×１０-5ｍ3／分（標準状態） Ｏ2の流量 ：１．１５×１０-4ｍ3／分（標準状態） Ａｒの流量 ：５．０×１０-5ｍ3／分（標準状態） 次に、図３（ａ）に示すように、レジスト１５をマスク
としたリソグラフィ技術によって、位置検出溝５０内に
堆積された絶縁物や基板１の表面から突出した絶縁物
を、先の図２（ｂ）に示したシリコン窒化膜１２ａのエ
ッチング条件と同じ条件の下、マグネトロンＲＩＥによ
って４００ｎｍエッチングする。このエッチングによっ
て、同図３（ａ）に示されるように、位置検出溝５０内
には、その溝縁に満たない高さにて絶縁物が残留される
ようになる。図３（ａ）においては、この位置検出溝５
０内に残留した絶縁物を絶縁物５１ａとして表記してい
る。また、この位置検出溝５０内の絶縁物のエッチング
と同時に上記シリコン酸化膜１４の突出した領域、すな
わち同シリコン酸化膜１４の基板面からの高さが他と比
べて相対的に高くなっている領域の上方をエッチングし
て高さの軽減された絶縁物１４’を形成することで、後
の工程において半導体基板１上の平坦化を容易に行うこ
とができるようにしている。
【００３０】上記エッチングの後、レジスト１５を硫酸
過水を用いて除去し、シリコン窒化膜１２ｂをストッパ
膜としてＣＭＰ法によって半導体基板１上を平坦化す
る。このときの条件は、回転速度が３０ｒｐｍであり、
研磨圧力が４．９×１０3ｋｇ／ｍ2の条件である。この
とき、平坦化されたシリコン窒化膜１２ｃの膜厚は、１
００ｎｍとなる。なお、図３（ｂ）においては、平坦化
後のシリコン酸化膜について、上記素子分離溝４０内に
埋め込まれているものを絶縁物４１ａとして表記してあ
る。
過水を用いて除去し、シリコン窒化膜１２ｂをストッパ
膜としてＣＭＰ法によって半導体基板１上を平坦化す
る。このときの条件は、回転速度が３０ｒｐｍであり、
研磨圧力が４．９×１０3ｋｇ／ｍ2の条件である。この
とき、平坦化されたシリコン窒化膜１２ｃの膜厚は、１
００ｎｍとなる。なお、図３（ｂ）においては、平坦化
後のシリコン酸化膜について、上記素子分離溝４０内に
埋め込まれているものを絶縁物４１ａとして表記してあ
る。
【００３１】次に、図３（ｃ）に示すように、熱燐酸に
よって上記平坦化されたシリコン窒化膜１２ｃを選択的
に除去した後、フッ酸によりシリコン酸化膜１１を除去
する。なお、先の図３（ｂ）の工程において示したよう
に、シリコン窒化膜１２ｃはその膜厚が１００ｎｍにて
形成されるため、同シリコン窒化膜１２ｃを除去した時
点において、素子分離溝４０内に形成された絶縁物の高
さは、素子領域２０、３０の表面の高と比較して１００
ｎｍ高いものとなっている。そして、この素子領域と絶
縁物との段差は、上記フッ酸によってシリコン酸化膜１
１を除去する工程から導電膜のパターニング工程までの
間にエッチングされる量に設定することにより、先の図
１に示すように素子分離溝４０内に形成される絶縁物４
１の高さと素子領域２０、３０の高さとを略一致させる
ことができる。なお、図３（ｃ）においては、上記シリ
コン窒化膜１２ｃとシリコン酸化膜１１とを除去した段
階において、素子分離溝４０内に形成されている絶縁物
を４１ｂとして表記した。
よって上記平坦化されたシリコン窒化膜１２ｃを選択的
に除去した後、フッ酸によりシリコン酸化膜１１を除去
する。なお、先の図３（ｂ）の工程において示したよう
に、シリコン窒化膜１２ｃはその膜厚が１００ｎｍにて
形成されるため、同シリコン窒化膜１２ｃを除去した時
点において、素子分離溝４０内に形成された絶縁物の高
さは、素子領域２０、３０の表面の高と比較して１００
ｎｍ高いものとなっている。そして、この素子領域と絶
縁物との段差は、上記フッ酸によってシリコン酸化膜１
１を除去する工程から導電膜のパターニング工程までの
間にエッチングされる量に設定することにより、先の図
１に示すように素子分離溝４０内に形成される絶縁物４
１の高さと素子領域２０、３０の高さとを略一致させる
ことができる。なお、図３（ｃ）においては、上記シリ
コン窒化膜１２ｃとシリコン酸化膜１１とを除去した段
階において、素子分離溝４０内に形成されている絶縁物
を４１ｂとして表記した。
【００３２】そして、この素子領域２０、３０の表面の
高さと絶縁物４１の高さが略一致しているにもかかわら
ず、位置検出溝５０内に形成された絶縁物５１（図３
（ｃ）では、同位置検出溝５０内に残留している絶縁物
５１ｂ）は、先の図１に示されるように、これら素子領
域２０、３０等の高さとの間に段差を有するものとなっ
ている。したがって、素子領域形成後の導電膜等のパタ
ーニングに際して、この段差を用いることで、パターニ
ングに用いるマスクと半導体基板１との位置合せを行う
ことができるようになる。
高さと絶縁物４１の高さが略一致しているにもかかわら
ず、位置検出溝５０内に形成された絶縁物５１（図３
（ｃ）では、同位置検出溝５０内に残留している絶縁物
５１ｂ）は、先の図１に示されるように、これら素子領
域２０、３０等の高さとの間に段差を有するものとなっ
ている。したがって、素子領域形成後の導電膜等のパタ
ーニングに際して、この段差を用いることで、パターニ
ングに用いるマスクと半導体基板１との位置合せを行う
ことができるようになる。
【００３３】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）位置検出溝５０内に形成される絶縁物５１の高さ
が、同位置検出溝５０の側壁の高さよりも低いために、
半導体基板１における同位置検出溝５０とそれ以外との
領域との段差を利用して素子分離領域形成後の工程にお
ける導電膜形成のめのマスクと半導体基板との位置合せ
を好適に行うことができる。
効果が得られるようになる。 （１）位置検出溝５０内に形成される絶縁物５１の高さ
が、同位置検出溝５０の側壁の高さよりも低いために、
半導体基板１における同位置検出溝５０とそれ以外との
領域との段差を利用して素子分離領域形成後の工程にお
ける導電膜形成のめのマスクと半導体基板との位置合せ
を好適に行うことができる。
【００３４】（２）素子分離溝４０内及び位置検出溝５
０内に絶縁物１４を充填した後、基板１表面から突出し
た絶縁物や位置検出溝５０内に充填された絶縁物を選択
的にエッチングすることで、後の平坦化を簡易に行うこ
とができるとともに、位置検出溝５０と他の領域との間
に段差を形成することができる。
０内に絶縁物１４を充填した後、基板１表面から突出し
た絶縁物や位置検出溝５０内に充填された絶縁物を選択
的にエッチングすることで、後の平坦化を簡易に行うこ
とができるとともに、位置検出溝５０と他の領域との間
に段差を形成することができる。
【００３５】（３）回転研磨法によって素子領域２０及
び３０と素子分離領域とを確実に平坦化することができ
る。 （４）シリコン窒化膜１２ａ〜１２ｃを用いることで、
素子分離溝４０及び位置検出溝５０形成のためのマスク
の役割と、同半導体基板１の保護膜としての役割とを好
適に果たすことができる。
び３０と素子分離領域とを確実に平坦化することができ
る。 （４）シリコン窒化膜１２ａ〜１２ｃを用いることで、
素子分離溝４０及び位置検出溝５０形成のためのマスク
の役割と、同半導体基板１の保護膜としての役割とを好
適に果たすことができる。
【００３６】（５）平坦化後のシリコン窒化膜１２ｃの
膜厚を調整することで、その後の工程において素子分離
溝４０内に埋め込まれた絶縁物のエッチング量を見越し
て、同絶縁物の表面を所望の高さに形成することができ
る。
膜厚を調整することで、その後の工程において素子分離
溝４０内に埋め込まれた絶縁物のエッチング量を見越し
て、同絶縁物の表面を所望の高さに形成することができ
る。
【００３７】なお、上記本実施形態は、以下のように変
更して実施してもよい。 ・上記実施形態においては、素子分離溝及び位置検出溝
形成のためのマスクとしてシリコン窒化膜を用いたが、
これに限られない。
更して実施してもよい。 ・上記実施形態においては、素子分離溝及び位置検出溝
形成のためのマスクとしてシリコン窒化膜を用いたが、
これに限られない。
【００３８】・更に、同マスクは絶縁物充填前に除去し
てしまってもよい。 ・上記実施形態においては、回転研磨法を用いて半導体
基板を平坦化したが、平坦化の方法はこれに限られな
い。
てしまってもよい。 ・上記実施形態においては、回転研磨法を用いて半導体
基板を平坦化したが、平坦化の方法はこれに限られな
い。
【００３９】・上記実施形態において用いたエッチング
手法や膜厚等については、適宜変更して実施してもよ
い。 ・更に、素子分離領域形成後、始めにフォトリソグラフ
ィ技術を用いる工程が必ずしも導電膜を形成する工程で
なくてもよい。半導体基板にＳＴＩ法によって素子分離
領域を形成し、その表面を平坦化した後、任意のパター
ンを形成するための位置合せを的確に行い得る半導体装
置、あるいはその製造方法として本発明は有効である。
手法や膜厚等については、適宜変更して実施してもよ
い。 ・更に、素子分離領域形成後、始めにフォトリソグラフ
ィ技術を用いる工程が必ずしも導電膜を形成する工程で
なくてもよい。半導体基板にＳＴＩ法によって素子分離
領域を形成し、その表面を平坦化した後、任意のパター
ンを形成するための位置合せを的確に行い得る半導体装
置、あるいはその製造方法として本発明は有効である。
【図１】本発明にかかる半導体装置の一実施形態につい
て、その断面構造を示す断面図。
て、その断面構造を示す断面図。
【図２】同実施形態にかかる半導体装置の製造方法につ
いて、その製造手順を示す断面図。
いて、その製造手順を示す断面図。
【図３】同実施形態にかかる半導体装置の製造方法につ
いて、その製造手順を示す断面図。
いて、その製造手順を示す断面図。
【図４】素子分離溝の形成手順の一例を示す断面図。
【図５】素子分離溝の形成手順の一例を示す断面図。
１、１０１…半導体基板、１１、１１１…シリコン酸化
膜、１２ａ、１２ｂ、１２ｃ、１１２ａ、１１２ｂ、１
１２ｃ…シリコン窒化膜、１３、１１３、１５、１１５
…レジスト、１４…シリコン酸化膜、２０、３０…素子
領域、４０、１４０…素子分離溝、４１、４１ａ、４１
ｂ、５１、５１ａ、１４１ａ、１４１ｂ、１５１ａ、１
５１ｂ…絶縁物、５２…物質、６０…層間絶縁膜。
膜、１２ａ、１２ｂ、１２ｃ、１１２ａ、１１２ｂ、１
１２ｃ…シリコン窒化膜、１３、１１３、１５、１１５
…レジスト、１４…シリコン酸化膜、２０、３０…素子
領域、４０、１４０…素子分離溝、４１、４１ａ、４１
ｂ、５１、５１ａ、１４１ａ、１４１ｂ、１５１ａ、１
５１ｂ…絶縁物、５２…物質、６０…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA70 AA77 CA17 DA00 DA04 DA25 DA78 5F046 EA03 EA12 EA15 EA23 EA24 EA30 EB05
Claims (5)
- 【請求項１】半導体基板上に素子分離溝が形成された半
導体装置において、 前記素子分離溝の溝深さに略等しく、且つ同素子分離溝
に埋め込まれた絶縁物と同一物質の絶縁物がその溝縁に
満たない高さまで埋め込まれた位置検出溝を備えること
を特徴とする半導体装置。 - 【請求項２】半導体基板に素子分離溝及び位置検出溝を
形成する工程と、 前記素子分離溝及び位置検出溝に絶縁物を充填する工程
と、 前記素子分離溝内に充填された絶縁物の上方領域に保護
マスクを形成して前記絶縁物をエッチングした後、基板
上面を平坦化する工程とを備える半導体装置の製造方
法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、 前記半導体基板に対する素子分離溝及び位置検出溝の形
成は、半導体基板の上に同素子分離溝及び位置検出溝の
開口パターンに対応して開口されたパターン膜をマスク
として用いたエッチングにて行い、その後、同パターン
膜が形成された状態で前記絶縁物の充填を行うことを特
徴とする半導体装置の製造方法。 - 【請求項４】請求項３記載の半導体装置の製造方法にお
いて、 前記平坦化は、前記パターン膜をストッパとした回転研
磨法によって行われることを特徴とする半導体装置の製
造方法。 - 【請求項５】請求項４記載の半導体装置の製造方法にお
いて、 前記半導体基板がシリコン基板であり、前記絶縁物がシ
リコン酸化膜であり、前記パターン膜がシリコン窒化膜
であり、これらシリコン窒化膜と半導体基板との間には
予めシリコン酸化膜が成膜されることを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223125A JP2002043412A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置及びその製造方法 |
| US09/908,941 US7045434B2 (en) | 2000-07-24 | 2001-07-20 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223125A JP2002043412A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043412A true JP2002043412A (ja) | 2002-02-08 |
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|---|---|---|---|
| JP2000223125A Pending JP2002043412A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置及びその製造方法 |
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|---|---|
| US (1) | US7045434B2 (ja) |
| JP (1) | JP2002043412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045218A (ja) * | 2003-06-13 | 2005-02-17 | Samsung Electronics Co Ltd | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 |
| US11171205B2 (en) | 2005-09-01 | 2021-11-09 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
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|---|---|---|---|---|
| US7271073B2 (en) * | 2004-06-30 | 2007-09-18 | Asml Nertherlands B.V. | Marker for alignment of non-transparent gate layer, method for manufacturing such a marker, and use of such a marker in a lithographic apparatus |
| US7230342B2 (en) * | 2005-08-31 | 2007-06-12 | Atmel Corporation | Registration mark within an overlap of dopant regions |
| KR100734325B1 (ko) * | 2006-07-14 | 2007-07-02 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US9000525B2 (en) | 2010-05-19 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for alignment marks |
| US11430909B2 (en) * | 2019-07-31 | 2022-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | BSI chip with backside alignment mark |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737468A (en) * | 1987-04-13 | 1988-04-12 | Motorola Inc. | Process for developing implanted buried layer and/or key locators |
| JP3202460B2 (ja) * | 1993-12-21 | 2001-08-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6127245A (en) * | 1997-02-04 | 2000-10-03 | Micron Technology, Inc. | Grinding technique for integrated circuits |
| US5968610A (en) * | 1997-04-02 | 1999-10-19 | United Microelectronics Corp. | Multi-step high density plasma chemical vapor deposition process |
| JPH1167620A (ja) | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | アライメントマークを有する半導体装置 |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH11135404A (ja) | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置の製造方法 |
| KR100239453B1 (ko) * | 1997-11-06 | 2000-01-15 | 김영환 | 반도체 소자의 소자 격리층 형성 방법 |
| US6087208A (en) * | 1998-03-31 | 2000-07-11 | Advanced Micro Devices, Inc. | Method for increasing gate capacitance by using both high and low dielectric gate material |
| JP3080070B2 (ja) * | 1998-06-12 | 2000-08-21 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US6303458B1 (en) * | 1998-10-05 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Alignment mark scheme for Sti process to save one mask step |
| JP2001052993A (ja) | 1999-08-16 | 2001-02-23 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP4666700B2 (ja) * | 1999-08-30 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2001338974A (ja) | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-07-24 JP JP2000223125A patent/JP2002043412A/ja active Pending
-
2001
- 2001-07-20 US US09/908,941 patent/US7045434B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045218A (ja) * | 2003-06-13 | 2005-02-17 | Samsung Electronics Co Ltd | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 |
| JP4537124B2 (ja) * | 2003-06-13 | 2010-09-01 | 三星電子株式会社 | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 |
| US11171205B2 (en) | 2005-09-01 | 2021-11-09 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
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