JP3202460B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するもので、特にマスク合わせのためのマ
ーク部の形成に関する。
製造方法に関するもので、特にマスク合わせのためのマ
ーク部の形成に関する。
【０００２】
【従来の技術】超ＬＳＩなどの高集積化された半導体装
置を製造するにあたって、露光用のマスクを正確に位置
決めするマスク合わせは重要な製造技術の一つである。
このマスク合わせは通常半導体基板上に形成された凹凸
状のマーク部を基準にしてマスクと半導体基板との位置
決めを行う。
置を製造するにあたって、露光用のマスクを正確に位置
決めするマスク合わせは重要な製造技術の一つである。
このマスク合わせは通常半導体基板上に形成された凹凸
状のマーク部を基準にしてマスクと半導体基板との位置
決めを行う。
【０００３】このマーク部は素子分離領域となるフィー
ルド酸化膜に形成されるのが一般的である。フィールド
酸化膜は通常ＬＯＣＯＳ法等の選択酸化法で形成される
が、この方法では選択酸化時に酸化膜領域が素子分離領
域から素子領域へ向かって形成され、素子領域の寸法を
縮小させてしまう問題があることが知られている。
ルド酸化膜に形成されるのが一般的である。フィールド
酸化膜は通常ＬＯＣＯＳ法等の選択酸化法で形成される
が、この方法では選択酸化時に酸化膜領域が素子分離領
域から素子領域へ向かって形成され、素子領域の寸法を
縮小させてしまう問題があることが知られている。
【０００４】この問題を解決した方法の一つとして、
半導体基板上に溝を形成し絶縁物を埋め込む方法が、Ｂ
ＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ ｉｓｏｌａｔｉｏ
ｎ）法として知られている。この方法により形成された
半導体装置は微細化が可能でＣＭＯＳ構造に適してい
る。
半導体基板上に溝を形成し絶縁物を埋め込む方法が、Ｂ
ＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ ｉｓｏｌａｔｉｏ
ｎ）法として知られている。この方法により形成された
半導体装置は微細化が可能でＣＭＯＳ構造に適してい
る。
【０００５】図１９〜２３を参照して従来のＢＯＸ法に
よる素子分離膜と合わせマーク部の形成について説明す
る。図７において矢印Ａで示す部分が素子形成領域であ
り、矢印Ｂで示す部分がマーク部形成領域である。まず
図１９に示すように、半導体基板８０１上にＣＶＤ（化
学的気相成長）法により第１のシリコン酸化膜８０２を
約２５０オングストロームの厚さでに堆積させ、その上
に多結晶シリコン膜８０３をＣＶＤ法により約４０００
オングストロームの厚さに堆積させる。
よる素子分離膜と合わせマーク部の形成について説明す
る。図７において矢印Ａで示す部分が素子形成領域であ
り、矢印Ｂで示す部分がマーク部形成領域である。まず
図１９に示すように、半導体基板８０１上にＣＶＤ（化
学的気相成長）法により第１のシリコン酸化膜８０２を
約２５０オングストロームの厚さでに堆積させ、その上
に多結晶シリコン膜８０３をＣＶＤ法により約４０００
オングストロームの厚さに堆積させる。
【０００６】次に図２０に示すように、フォトレジスト
８０４を多結晶シリコン膜８０３上に塗布してから、露
光、現像し、フォトリソグラフィによりシリコン酸化膜
８０２及び多結晶シリコン８０３を素子分離部とマーク
部に対応した形状にエッチングし、これにより現れた半
導体基板８０１をさらにエッチングして素子分離用の溝
８０５およびマーク部用の溝８０６を形成する。
８０４を多結晶シリコン膜８０３上に塗布してから、露
光、現像し、フォトリソグラフィによりシリコン酸化膜
８０２及び多結晶シリコン８０３を素子分離部とマーク
部に対応した形状にエッチングし、これにより現れた半
導体基板８０１をさらにエッチングして素子分離用の溝
８０５およびマーク部用の溝８０６を形成する。
【０００７】次に図２１に示すように、フォトレジスト
８０４を除去してから第２のシリコン酸化膜８０７をＣ
ＶＤ法により堆積させて溝８０４、８０５を充填する。
このときの第２のシリコン酸化膜８０７の厚さはほぼ溝
の深さと一致している。
８０４を除去してから第２のシリコン酸化膜８０７をＣ
ＶＤ法により堆積させて溝８０４、８０５を充填する。
このときの第２のシリコン酸化膜８０７の厚さはほぼ溝
の深さと一致している。
【０００８】そして全体を研摩し、あるいは第２のシリ
コン酸化膜８０７上に平坦化レジスト（図示せず）を塗
布した後に異方性エッチングによりエッチバックを行う
ことにより、第１のシリコン酸化膜８０６と多結晶シリ
コン８０３の一部を除去し（図２２）、さらにエッチン
グを進めて第１のシリコン酸化膜８０２と多結晶シリコ
ン膜８０３が除去されるまでエッチングを行い、表面を
平坦化する（図２３）。これにより、埋め込まれた素子
分離膜とマーク部が得られることになる。
コン酸化膜８０７上に平坦化レジスト（図示せず）を塗
布した後に異方性エッチングによりエッチバックを行う
ことにより、第１のシリコン酸化膜８０６と多結晶シリ
コン８０３の一部を除去し（図２２）、さらにエッチン
グを進めて第１のシリコン酸化膜８０２と多結晶シリコ
ン膜８０３が除去されるまでエッチングを行い、表面を
平坦化する（図２３）。これにより、埋め込まれた素子
分離膜とマーク部が得られることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たＢＯＸ法によるマーク部形成では、半導体装置の表面
を平坦化する時にマーク部も同時に平坦化されるため、
マーク部を検出しにくくなり、マスクと半導体基板の位
置合わせが困難となるという問題が生じている。これに
ついては、従来マーク部となる凹部の幅を素子分離領域
となる溝より広くしたり、この溝より凹部を深く形成す
る方法が知られているがいずれも製造工程が複雑になる
という問題があった。
たＢＯＸ法によるマーク部形成では、半導体装置の表面
を平坦化する時にマーク部も同時に平坦化されるため、
マーク部を検出しにくくなり、マスクと半導体基板の位
置合わせが困難となるという問題が生じている。これに
ついては、従来マーク部となる凹部の幅を素子分離領域
となる溝より広くしたり、この溝より凹部を深く形成す
る方法が知られているがいずれも製造工程が複雑になる
という問題があった。
【００１０】従って、本発明は、検出が容易な、ＢＯＸ
法によるマスク合わせ用のマーク部を有する半導体装置
およびその製造方法を提供することを目的とする。
法によるマスク合わせ用のマーク部を有する半導体装置
およびその製造方法を提供することを目的とする。
【００１１】
【００１２】
【００１３】
【００１４】
【発明を解決するための手段】第１の発明にかかる半導
体装置の製造方法は、半導体基板上の素子分離領域に第
１の溝を、合わせマーク形成領域に第２の溝を選択的に
形成する工程と、第１の絶縁材料を堆積させて前記第１
および第２の溝形状に応じてそれぞれ中央部で前記半導
体基板表面と略同一面となるような凹形状の第１の膜を
形成する工程と、前記第１の膜よりもエッチングレート
の小さい第２の絶縁材料を堆積させ、この第２の絶縁材
料を前記第２の溝に対応して第１の絶縁材料の上に残存
する第２の膜を形成する工程と、前記第１の溝内の前記
第１の膜の上面が前記半導体基板表面と一致するように
全体の厚さを減じる工程と、前記第２の溝に対応して残
存している前記第２の膜を除去する工程と、を備える。
また、第２の発明にかかる半導体装置の製造方法は、半
導体基板上の素子分離領域に第１の溝を形成し、そして
前記半導体基板上の合わせマーク形成領域に第２の溝を
形成する工程と、前記半導体基板の全面に第１の絶縁材
料を堆積させて前記第１および第２の溝形状に応じてそ
れぞれ中央部に凹形状の第１の膜を形成する工程と、前
記第１の絶縁材料上に前記絶縁材料よりもエッチングレ
ートの小さい第２の絶縁材料を堆積させ、前記第２の溝
の前記第１の絶縁材料上のみに第２の膜を形成する工程
と、前記第１の溝内の前記第１の膜の上面の一部が前記
半導体基板表面の一部と一致するように全体の厚さを減
じる工程と、前記第２の溝内の前記第１の絶縁材料上の
前記第２の膜を完全に除去する工程とを備え、前記合わ
せマーク形成領域内の前記第２の溝内の前記第１の膜の
上面の一部は前記半導体基板表面の一部と高さが異なる
半導体装置の製造方法を備える。
体装置の製造方法は、半導体基板上の素子分離領域に第
１の溝を、合わせマーク形成領域に第２の溝を選択的に
形成する工程と、第１の絶縁材料を堆積させて前記第１
および第２の溝形状に応じてそれぞれ中央部で前記半導
体基板表面と略同一面となるような凹形状の第１の膜を
形成する工程と、前記第１の膜よりもエッチングレート
の小さい第２の絶縁材料を堆積させ、この第２の絶縁材
料を前記第２の溝に対応して第１の絶縁材料の上に残存
する第２の膜を形成する工程と、前記第１の溝内の前記
第１の膜の上面が前記半導体基板表面と一致するように
全体の厚さを減じる工程と、前記第２の溝に対応して残
存している前記第２の膜を除去する工程と、を備える。
また、第２の発明にかかる半導体装置の製造方法は、半
導体基板上の素子分離領域に第１の溝を形成し、そして
前記半導体基板上の合わせマーク形成領域に第２の溝を
形成する工程と、前記半導体基板の全面に第１の絶縁材
料を堆積させて前記第１および第２の溝形状に応じてそ
れぞれ中央部に凹形状の第１の膜を形成する工程と、前
記第１の絶縁材料上に前記絶縁材料よりもエッチングレ
ートの小さい第２の絶縁材料を堆積させ、前記第２の溝
の前記第１の絶縁材料上のみに第２の膜を形成する工程
と、前記第１の溝内の前記第１の膜の上面の一部が前記
半導体基板表面の一部と一致するように全体の厚さを減
じる工程と、前記第２の溝内の前記第１の絶縁材料上の
前記第２の膜を完全に除去する工程とを備え、前記合わ
せマーク形成領域内の前記第２の溝内の前記第１の膜の
上面の一部は前記半導体基板表面の一部と高さが異なる
半導体装置の製造方法を備える。
【００１５】前記第１または第２の発明にかかる半導体
装置の製造方法において、全体の厚さを減じる工程が異
方性エッチングによるエッチバックであると良い。さら
に、全体の厚さを減じる工程は研磨法であっても良い。
装置の製造方法において、全体の厚さを減じる工程が異
方性エッチングによるエッチバックであると良い。さら
に、全体の厚さを減じる工程は研磨法であっても良い。
【００１６】前記第１または第２の発明にかかる半導体
装置の製造方法において、前記第２の膜を形成する工程
が、複数の膜を積層するものとすることができる。
装置の製造方法において、前記第２の膜を形成する工程
が、複数の膜を積層するものとすることができる。
【００１７】前記第１または第２の発明にかかる半導体
装置の製造方法において、前記第２の膜が、シリコン窒
化膜、多結晶シリコン膜、カーボン膜、高融点金属膜、
高融点金属のシリサイド膜のいずれか、あるいは前記高
融点金属膜と前記高融点金属のシリサイド膜の積層体で
あると良い。
装置の製造方法において、前記第２の膜が、シリコン窒
化膜、多結晶シリコン膜、カーボン膜、高融点金属膜、
高融点金属のシリサイド膜のいずれか、あるいは前記高
融点金属膜と前記高融点金属のシリサイド膜の積層体で
あると良い。
【００１８】また、第３の発明にかかる半導体装置の製
造方法は、半導体基板上に第１の膜を堆積させる工程
と、半導体基板上の素子分離領域および合わせマーク形
成領域に合わせマークとなる部分を残して前記第１の膜
および前記半導体基板を除去して溝を形成する工程と、
前記溝が充填されかつ合わせマークとなる部分の第１の
膜に応じた凸状部分が形成されるように全面に絶縁材料
を堆積させて第２の膜を形成する工程と、前記凸状部分
の上面および側面にのみ第３の膜を形成する工程と、前
記第２の膜の上面が前記半導体基板表面と一致するよう
に全体の厚さを減じる工程と、前記凸状部分の側面に残
存する前記第３の膜を除去する工程と、を備える。ま
た、第４の発明にかかる半導体装置の製造方法は、半導
体基板上に第１の膜を堆積させる工程と、前記半導体基
板上の素子分離領域および合わせマーク形成領域上の合
わせマーク部分上の前記第１の膜と前記半導体基板とを
除去して少なくも１つの溝を形成する工程と、前記溝が
充填され前記合わせマーク部分上の前記第１の膜を含む
凸状部分が形成されるように、前記半導体基板と前記第
１の膜全面に絶縁材料を堆積させて第２の膜を形成する
工程と、前記凸状部分の上面および側面にのみ第３の膜
を形成する工程と、前記素子分離領域内の前記第２の膜
の上面の一部が前記半導体基板表面の一部と一致するよ
うに、そして前記第３の膜が前記凸状部分の側面に残存
するように全体の厚さを減じる工程と、前記凸状部分の
側面に残存する前記第３の膜を完全に除去する工程とを
備え、前記凸状部分内の前記第２の膜の上面の一部は前
記半導体基板表面の一部と高さが異なる半導体装置の製
造方法。前記第３または第４の発明にかかる半導体の製
造方法において、前記第３の膜を形成する工程が、複数
の膜を積層するものとすることができる。
造方法は、半導体基板上に第１の膜を堆積させる工程
と、半導体基板上の素子分離領域および合わせマーク形
成領域に合わせマークとなる部分を残して前記第１の膜
および前記半導体基板を除去して溝を形成する工程と、
前記溝が充填されかつ合わせマークとなる部分の第１の
膜に応じた凸状部分が形成されるように全面に絶縁材料
を堆積させて第２の膜を形成する工程と、前記凸状部分
の上面および側面にのみ第３の膜を形成する工程と、前
記第２の膜の上面が前記半導体基板表面と一致するよう
に全体の厚さを減じる工程と、前記凸状部分の側面に残
存する前記第３の膜を除去する工程と、を備える。ま
た、第４の発明にかかる半導体装置の製造方法は、半導
体基板上に第１の膜を堆積させる工程と、前記半導体基
板上の素子分離領域および合わせマーク形成領域上の合
わせマーク部分上の前記第１の膜と前記半導体基板とを
除去して少なくも１つの溝を形成する工程と、前記溝が
充填され前記合わせマーク部分上の前記第１の膜を含む
凸状部分が形成されるように、前記半導体基板と前記第
１の膜全面に絶縁材料を堆積させて第２の膜を形成する
工程と、前記凸状部分の上面および側面にのみ第３の膜
を形成する工程と、前記素子分離領域内の前記第２の膜
の上面の一部が前記半導体基板表面の一部と一致するよ
うに、そして前記第３の膜が前記凸状部分の側面に残存
するように全体の厚さを減じる工程と、前記凸状部分の
側面に残存する前記第３の膜を完全に除去する工程とを
備え、前記凸状部分内の前記第２の膜の上面の一部は前
記半導体基板表面の一部と高さが異なる半導体装置の製
造方法。前記第３または第４の発明にかかる半導体の製
造方法において、前記第３の膜を形成する工程が、複数
の膜を積層するものとすることができる。
【００１９】前記第３または第４の発明にかかる半導体
の製造方法において、前記第３の膜を形成する工程が、
複数の膜を積層するとすることができ、第３の膜が、シ
リコン窒化膜、多結晶シリコン膜、カーボン膜、高融点
金属膜、高融点金属のシリサイド膜のいずれか、あるい
は前記高融点金属膜と前記高融点金属のシリサイド膜の
積層体であると良い。前記第３または第４の発明にかか
る半導体の製造方法において、全体の厚さを減じる工程
が異方性エッチングによるエッチバックであると良い。
さらに、全体の厚さを減じる工程は研磨法であると良
い。前記第３または第４の発明にかかる半導体の製造方
法において、前記第３の膜を形成する工程は前記第２の
膜よりもエッチングレートを小さくして形成すると良
い。前記第３または第４の発明にかかる半導体の製造方
法において、前記第３の膜が、シリコン窒化膜、多結晶
シリコン膜、カーボン膜、高融点金属膜、高融点金属の
シリサイド膜のいずれか、あるいは前記高融点金属膜と
前記高融点金属のシリサイド膜の積層体であると良い。
の製造方法において、前記第３の膜を形成する工程が、
複数の膜を積層するとすることができ、第３の膜が、シ
リコン窒化膜、多結晶シリコン膜、カーボン膜、高融点
金属膜、高融点金属のシリサイド膜のいずれか、あるい
は前記高融点金属膜と前記高融点金属のシリサイド膜の
積層体であると良い。前記第３または第４の発明にかか
る半導体の製造方法において、全体の厚さを減じる工程
が異方性エッチングによるエッチバックであると良い。
さらに、全体の厚さを減じる工程は研磨法であると良
い。前記第３または第４の発明にかかる半導体の製造方
法において、前記第３の膜を形成する工程は前記第２の
膜よりもエッチングレートを小さくして形成すると良
い。前記第３または第４の発明にかかる半導体の製造方
法において、前記第３の膜が、シリコン窒化膜、多結晶
シリコン膜、カーボン膜、高融点金属膜、高融点金属の
シリサイド膜のいずれか、あるいは前記高融点金属膜と
前記高融点金属のシリサイド膜の積層体であると良い。
【００２０】
【作用】本発明にかかる半導体装置では素子分離領域を
その上面が半導体基板面とほぼ同一になるようにした埋
め込み構造とするとともにマーク部を少なくともその一
部が基板面から段差を有する形状になるようにしてお
り、高集積化と認識がともに容易な構造を得ることがで
きる。
その上面が半導体基板面とほぼ同一になるようにした埋
め込み構造とするとともにマーク部を少なくともその一
部が基板面から段差を有する形状になるようにしてお
り、高集積化と認識がともに容易な構造を得ることがで
きる。
【００２１】また、本発明にかかる半導体装置の製造方
法によれば、マーク部を抜きパターンまたは残しパター
ンで突出形状にしておき、これをエッチング速度が遅い
物質で覆った後に埋め込み絶縁膜を形成するようにして
いるので、マーク部が確実に突出形状で得られることに
なる。
法によれば、マーク部を抜きパターンまたは残しパター
ンで突出形状にしておき、これをエッチング速度が遅い
物質で覆った後に埋め込み絶縁膜を形成するようにして
いるので、マーク部が確実に突出形状で得られることに
なる。
【００２２】
【実施例】以下、図面を参照して本発明にかかる半導体
装置およびその製造方法を説明する。
装置およびその製造方法を説明する。
【００２３】図１は本発明にかかる半導体装置の特徴部
分を示す素子断面図である。同図には、半導体基板２０
１の表面の素子分離領域Ａ中の溝２０５に形成されたシ
リコン酸化膜である素子分離膜２０７ａおよびマーク部
形成領域Ｂ中の溝２０６に形成されたシリコン酸化膜で
あるマーク部２０７ｂが示されている。これらはいずれ
もＢＯＸ法で形成されたものであり、同図から明かなよ
うに、素子分離膜２０７ａが半導体基板とほぼ同一面を
なしているのに対し、マーク部２０７ｂは断面が凹形状
でその一部が半導体基板面より突出しており、マスク合
わせを行い易いマーク部となっている。
分を示す素子断面図である。同図には、半導体基板２０
１の表面の素子分離領域Ａ中の溝２０５に形成されたシ
リコン酸化膜である素子分離膜２０７ａおよびマーク部
形成領域Ｂ中の溝２０６に形成されたシリコン酸化膜で
あるマーク部２０７ｂが示されている。これらはいずれ
もＢＯＸ法で形成されたものであり、同図から明かなよ
うに、素子分離膜２０７ａが半導体基板とほぼ同一面を
なしているのに対し、マーク部２０７ｂは断面が凹形状
でその一部が半導体基板面より突出しており、マスク合
わせを行い易いマーク部となっている。
【００２４】図２〜図６は図１に示した構造を得るため
の製造方法を示す工程別素子断面図である。
の製造方法を示す工程別素子断面図である。
【００２５】まず、図２に示すように、半導体基板２０
１上にＣＶＤ（化学的気相成長）法により厚さ２５０オ
ングストロームの第１のシリコン酸化膜２０２を形成
し、その上に厚さ４０００オングストロームの第１の多
結晶シリコン２０３を形成する。
１上にＣＶＤ（化学的気相成長）法により厚さ２５０オ
ングストロームの第１のシリコン酸化膜２０２を形成
し、その上に厚さ４０００オングストロームの第１の多
結晶シリコン２０３を形成する。
【００２６】次に、図３に示すように、フォトレジスト
２０４を第１の多結晶シリコン２０３上に塗布してから
露光、現像を行い、フォトリソグラフィにより第１のシ
リコン酸化膜２０２及び第１の多結晶シリコン２０３を
素子分離部とマーク部の形状にエッチングし、これによ
り露出した半導体基板２０１をさらにエッチングして深
さ７０００オングストロームの素子分離用の溝２０５お
よびマーク部用の溝２０６を形成する。なお、この実施
例ではマーク用溝の幅は素子分離用溝の幅よりも狭くな
っている。
２０４を第１の多結晶シリコン２０３上に塗布してから
露光、現像を行い、フォトリソグラフィにより第１のシ
リコン酸化膜２０２及び第１の多結晶シリコン２０３を
素子分離部とマーク部の形状にエッチングし、これによ
り露出した半導体基板２０１をさらにエッチングして深
さ７０００オングストロームの素子分離用の溝２０５お
よびマーク部用の溝２０６を形成する。なお、この実施
例ではマーク用溝の幅は素子分離用溝の幅よりも狭くな
っている。
【００２７】次に、図４に示すように、フォトレジスト
２０４を除去してからＣＶＤ法により厚さ１００００オ
ングストロームの第２のシリコン酸化膜２０７を堆積し
て溝２０５および２０６を充填する。
２０４を除去してからＣＶＤ法により厚さ１００００オ
ングストロームの第２のシリコン酸化膜２０７を堆積し
て溝２０５および２０６を充填する。
【００２８】次に第２のシリコン酸化膜２０７上にＣＶ
Ｄ法により第２の多結晶シリコン２０８を厚さ４０００
オングストロームで堆積させ、フォトリソグラフィによ
り、溝２０６内に埋め込まれた第２のシリコン酸化膜２
０７上にのみ第２の多結晶シリコン膜２０８を残存させ
る（図５）。
Ｄ法により第２の多結晶シリコン２０８を厚さ４０００
オングストロームで堆積させ、フォトリソグラフィによ
り、溝２０６内に埋め込まれた第２のシリコン酸化膜２
０７上にのみ第２の多結晶シリコン膜２０８を残存させ
る（図５）。
【００２９】次に平坦化レジストを全面に塗布して、異
方性エッチングによるエッチバックあるいは研摩を行う
と、マーク部では第２のシリコン酸化膜２０６に比べて
エッチング速度が遅い第２の多結晶シリコン膜の存在に
より第２のシリコン膜２０７のエッチングが進まないた
め、図６に示されるように、素子分離領域で第２のシリ
コン酸化膜２０７が第１の多結晶シリコンと同一面まで
エッチングされた時点でマーク部では最上面の第２の多
結晶シリコンが除去され、これから離れるにしたがって
第２のシリコン酸化膜が多くエッチングされた状態とな
っている。
方性エッチングによるエッチバックあるいは研摩を行う
と、マーク部では第２のシリコン酸化膜２０６に比べて
エッチング速度が遅い第２の多結晶シリコン膜の存在に
より第２のシリコン膜２０７のエッチングが進まないた
め、図６に示されるように、素子分離領域で第２のシリ
コン酸化膜２０７が第１の多結晶シリコンと同一面まで
エッチングされた時点でマーク部では最上面の第２の多
結晶シリコンが除去され、これから離れるにしたがって
第２のシリコン酸化膜が多くエッチングされた状態とな
っている。
【００３０】さらに第１の多結晶シリコン膜２０３と第
１のシリコン酸化膜２０２とが除去されるまでエッチン
グを進めると、図１に示す構造の半導体装置を得る。
１のシリコン酸化膜２０２とが除去されるまでエッチン
グを進めると、図１に示す構造の半導体装置を得る。
【００３１】ここで、図５の工程においては、マーク形
成領域の溝２０６内に埋め込まれた第２のシリコン酸化
膜２０７上にのみ多結晶シリコン膜２０８が残されてい
るが、これに限ることなく、第２のシリコン酸化膜２０
６の上に形成されることにより下地の膜のエッチングを
遅らせることができるものであればどのような材料でも
良い。例えば、シリコン窒化膜、カーボン膜、あるい
は、タングステン、モリブデン、チタン、窒化チタン、
タンタル、ニッケル、コバルト、白金等の高融点金属膜
もしくはそれら高融点金属のシリサイド膜、例えばタン
グステンシリサイド、モリブデンシリサイド、チタンシ
リサイド、タンタルシリサイドなどの単層膜を使用する
ことができる。あるいは高融点金属膜と高融点金属のシ
リサイド膜を積層したポリサイド膜などの積層膜でもよ
い。
成領域の溝２０６内に埋め込まれた第２のシリコン酸化
膜２０７上にのみ多結晶シリコン膜２０８が残されてい
るが、これに限ることなく、第２のシリコン酸化膜２０
６の上に形成されることにより下地の膜のエッチングを
遅らせることができるものであればどのような材料でも
良い。例えば、シリコン窒化膜、カーボン膜、あるい
は、タングステン、モリブデン、チタン、窒化チタン、
タンタル、ニッケル、コバルト、白金等の高融点金属膜
もしくはそれら高融点金属のシリサイド膜、例えばタン
グステンシリサイド、モリブデンシリサイド、チタンシ
リサイド、タンタルシリサイドなどの単層膜を使用する
ことができる。あるいは高融点金属膜と高融点金属のシ
リサイド膜を積層したポリサイド膜などの積層膜でもよ
い。
【００３２】図７〜図９に示した構造を実現するための
他の方法を示す工程別素子断面図である。図７は、図２
〜図４までの工程に続くものである。
他の方法を示す工程別素子断面図である。図７は、図２
〜図４までの工程に続くものである。
【００３３】図４の状態で、第２のシリコン酸化膜２０
７上に、ＣＶＤ法により、厚さ４０００オングストロー
ムの第２の多結晶シリコン２０９を堆積させると、第２
のシリコン酸化膜２０７の凹部に応じて膜が形成しされ
る。この状態で異方性エッチングを行うと、図７に示す
ように、第２のシリコン酸化膜２０７の凹部の側壁にの
み第２の多結晶シリコン２０９を残存させる。
７上に、ＣＶＤ法により、厚さ４０００オングストロー
ムの第２の多結晶シリコン２０９を堆積させると、第２
のシリコン酸化膜２０７の凹部に応じて膜が形成しされ
る。この状態で異方性エッチングを行うと、図７に示す
ように、第２のシリコン酸化膜２０７の凹部の側壁にの
み第２の多結晶シリコン２０９を残存させる。
【００３４】ＣＶＤ法により、厚さ４０００オングスト
ロームの第３の多結晶シリコン２０９を第２のシリコン
酸化膜２０６上に形成し、フォトリソグラフィにより、
マーク部形成領域のみ第３の多結晶シリコン２０９を残
すようにすると、図８に示すように、マーク形成領域の
凹部は完全に埋まった状態になる。
ロームの第３の多結晶シリコン２０９を第２のシリコン
酸化膜２０６上に形成し、フォトリソグラフィにより、
マーク部形成領域のみ第３の多結晶シリコン２０９を残
すようにすると、図８に示すように、マーク形成領域の
凹部は完全に埋まった状態になる。
【００３５】次に平坦化レジストを全面に塗布して、異
方性エッチングによるエッチバックあるいは研摩を行う
と、マーク部では第２のシリコン酸化膜２０６に比べて
エッチング速度が遅い第２、第３の多結晶シリコン膜の
存在により第２のシリコン膜２０７のエッチングが進ま
ないため、図９に示されるように、素子分離領域で第２
のシリコン酸化膜２０７が第１の多結晶シリコンと同一
面までエッチングされた時点でマーク部では最上面の第
２の多結晶シリコンが除去され、これから離れるにした
がって第２のシリコン酸化膜が多くエッチングされた状
態となっている。
方性エッチングによるエッチバックあるいは研摩を行う
と、マーク部では第２のシリコン酸化膜２０６に比べて
エッチング速度が遅い第２、第３の多結晶シリコン膜の
存在により第２のシリコン膜２０７のエッチングが進ま
ないため、図９に示されるように、素子分離領域で第２
のシリコン酸化膜２０７が第１の多結晶シリコンと同一
面までエッチングされた時点でマーク部では最上面の第
２の多結晶シリコンが除去され、これから離れるにした
がって第２のシリコン酸化膜が多くエッチングされた状
態となっている。
【００３６】さらに第１の多結晶シリコン膜２０３と第
１のシリコン酸化膜２０２とが除去されるまでエッチン
グを進めると、図１に示す構造の半導体装置を得る。
１のシリコン酸化膜２０２とが除去されるまでエッチン
グを進めると、図１に示す構造の半導体装置を得る。
【００３７】ここで、図７および図８の工程において
は、マーク形成領域の溝２０６内に埋め込まれた第２の
シリコン酸化膜２０７上にのみ多結晶シリコン膜２０
９、２１０が残されているが、これに限ることなく、第
２のシリコン酸化膜２０７の上に形成されることによ
り、下地の膜のエッチングを遅らせることができるもの
であればどのような材料でも良い。例えば、シリコン窒
化膜、カーボン膜、あるいは、タングステン、モリブデ
ン、チタン、窒化チタン、タンタル、ニッケル、コバル
ト、白金等の高融点金属膜もしくはそれら高融点金属の
シリサイド膜、例えばタングステンシリサイド、モリブ
デンシリサイド、チタンシリサイド、タンタルシリサイ
ドなどの単層膜を使用することができる。あるいは高融
点金属膜と高融点金属のシリサイド膜を積層したポリサ
イド膜などの積層膜でもよい。
は、マーク形成領域の溝２０６内に埋め込まれた第２の
シリコン酸化膜２０７上にのみ多結晶シリコン膜２０
９、２１０が残されているが、これに限ることなく、第
２のシリコン酸化膜２０７の上に形成されることによ
り、下地の膜のエッチングを遅らせることができるもの
であればどのような材料でも良い。例えば、シリコン窒
化膜、カーボン膜、あるいは、タングステン、モリブデ
ン、チタン、窒化チタン、タンタル、ニッケル、コバル
ト、白金等の高融点金属膜もしくはそれら高融点金属の
シリサイド膜、例えばタングステンシリサイド、モリブ
デンシリサイド、チタンシリサイド、タンタルシリサイ
ドなどの単層膜を使用することができる。あるいは高融
点金属膜と高融点金属のシリサイド膜を積層したポリサ
イド膜などの積層膜でもよい。
【００３８】図１０は本発明にかかる半導体装置の他の
実施例を示す素子断面図である。これまでの実施例と同
様に、矢印Ａで示す部分が素子形成領域であり、矢印Ｂ
で示す部分がマーク部形成領域である。
実施例を示す素子断面図である。これまでの実施例と同
様に、矢印Ａで示す部分が素子形成領域であり、矢印Ｂ
で示す部分がマーク部形成領域である。
【００３９】素子形成領域からマーク形成領域にまたが
つて半導体基板表面に溝４０４が形成され、マークの中
心部を残してマーク形成領域にも溝４０５が形成されて
いる。これらの溝の間の半導体基板上には第１のシリコ
ン酸化膜４０２およびその上に第１の多結晶シリコン膜
４０３が形成されている。溝４０４および４０５内には
第２のシリコン酸化膜４０６が充填されており、また、
この第２の多結晶シリコン膜４０６は第１のシリコン酸
化膜４０２および第１の多結晶シリコン膜４０３の側壁
部および上面部にも形成されている。この側壁部の端面
がマーク部をなしている。
つて半導体基板表面に溝４０４が形成され、マークの中
心部を残してマーク形成領域にも溝４０５が形成されて
いる。これらの溝の間の半導体基板上には第１のシリコ
ン酸化膜４０２およびその上に第１の多結晶シリコン膜
４０３が形成されている。溝４０４および４０５内には
第２のシリコン酸化膜４０６が充填されており、また、
この第２の多結晶シリコン膜４０６は第１のシリコン酸
化膜４０２および第１の多結晶シリコン膜４０３の側壁
部および上面部にも形成されている。この側壁部の端面
がマーク部をなしている。
【００４０】次に図１１〜図１５を参照して図１０に示
した半導体装置の製造方法の実施例を説明する。
した半導体装置の製造方法の実施例を説明する。
【００４１】まず、図１１に示すように、半導体基板４
０１上に厚さ２５０オングストロームの第１のシリコン
酸化膜４０２をＣＶＤ法で形成し、その上に厚さ４００
０オングストロームの第１の多結晶シリコン４０３をＣ
ＶＤ法で形成する。
０１上に厚さ２５０オングストロームの第１のシリコン
酸化膜４０２をＣＶＤ法で形成し、その上に厚さ４００
０オングストロームの第１の多結晶シリコン４０３をＣ
ＶＤ法で形成する。
【００４２】次に、図１２に示すように、フォトレジス
ト４０４を全面に塗布してから、所定のパターンに露
光、現像し、フォトリソグラフィにより第１のシリコン
酸化膜４０２及び第１の多結晶シリコン４０３をマーク
部の中心部分が残存するようにエッチングし、これによ
り現れた半導体基板４０１をさらにエッチングして深さ
７０００オングストロームの溝４０５、４０６を形成す
る。
ト４０４を全面に塗布してから、所定のパターンに露
光、現像し、フォトリソグラフィにより第１のシリコン
酸化膜４０２及び第１の多結晶シリコン４０３をマーク
部の中心部分が残存するようにエッチングし、これによ
り現れた半導体基板４０１をさらにエッチングして深さ
７０００オングストロームの溝４０５、４０６を形成す
る。
【００４３】フォトレジスト４０５を除去してから、厚
さ１００００オングストロームの第２のシリコン酸化膜
４０７をＣＶＤ法により堆積させると、図１３に示すよ
うに、溝４０５、４０６は充填される。
さ１００００オングストロームの第２のシリコン酸化膜
４０７をＣＶＤ法により堆積させると、図１３に示すよ
うに、溝４０５、４０６は充填される。
【００４４】次に、この第２のシリコン酸化膜４０６上
にＣＶＤ法により厚さ４０００オングストロームの第２
の多結晶シリコン４０８を堆積させ、これをパターニン
グして溝４０５と４０６間の凸状部分の側壁および上面
のみに残すようにする。
にＣＶＤ法により厚さ４０００オングストロームの第２
の多結晶シリコン４０８を堆積させ、これをパターニン
グして溝４０５と４０６間の凸状部分の側壁および上面
のみに残すようにする。
【００４５】次に平坦化レジストを全面に塗布して、異
方性エッチングによるエッチバックを行うと、マーク部
では第２のシリコン酸化膜４０７に比べてエッチング速
度が遅い第２の多結晶シリコン膜４０８の存在により、
第２のシリコン膜４０７のエッチングが進まないため、
図１５に示されるように、素子分離領域で第２のシリコ
ン酸化膜４０７が第１の多結晶シリコン膜４０３と同一
面までエッチングされた時点でマーク部では最上面の第
２の多結晶シリコン４０８が除去され、側壁部には第２
の多結晶シリコン膜４０８ａが残存した状態となってい
る。なお、ここでは異方性エッチングを用いているが、
通常の研磨法で行ってもよい。
方性エッチングによるエッチバックを行うと、マーク部
では第２のシリコン酸化膜４０７に比べてエッチング速
度が遅い第２の多結晶シリコン膜４０８の存在により、
第２のシリコン膜４０７のエッチングが進まないため、
図１５に示されるように、素子分離領域で第２のシリコ
ン酸化膜４０７が第１の多結晶シリコン膜４０３と同一
面までエッチングされた時点でマーク部では最上面の第
２の多結晶シリコン４０８が除去され、側壁部には第２
の多結晶シリコン膜４０８ａが残存した状態となってい
る。なお、ここでは異方性エッチングを用いているが、
通常の研磨法で行ってもよい。
【００４６】さらに第１の多結晶シリコン膜４０３と第
１のシリコン酸化膜４０２とが除去されるまでエッチン
グを進め、マーク部側壁の第２の多結晶シリコン膜４０
８ａを除去すると、図１に示す構造の半導体装置を得
る。このように、マーク部の側壁は第２の多結晶シリコ
ン膜により最終工程まで保護されるため、マークとして
好ましい明確な段差が得られることになる。
１のシリコン酸化膜４０２とが除去されるまでエッチン
グを進め、マーク部側壁の第２の多結晶シリコン膜４０
８ａを除去すると、図１に示す構造の半導体装置を得
る。このように、マーク部の側壁は第２の多結晶シリコ
ン膜により最終工程まで保護されるため、マークとして
好ましい明確な段差が得られることになる。
【００４７】ここで、図１４の工程において、マーク部
の第２のシリコン酸化膜４０７上に堆積されるのは、多
結晶シリコンには限られず、第２のシリコン酸化膜４０
７に比べてエッチング速度が低いものであればよい。例
えば、シリコン窒化膜、カーボン膜、あるいは、タング
ステン、モリブデン、チタン、窒化チタン、タンタル、
ニッケル、コバルト、白金等の高融点金属膜もしくはそ
れら高融点金属のシリサイド膜、例えばタングステンシ
リサイド、モリブデンシリサイド、チタンシリサイド、
タンタルシリサイドなどの単層膜を使用することができ
る。あるいは高融点金属膜と高融点金属のシリサイド膜
を積層したポリサイド膜などの積層膜でもよい。
の第２のシリコン酸化膜４０７上に堆積されるのは、多
結晶シリコンには限られず、第２のシリコン酸化膜４０
７に比べてエッチング速度が低いものであればよい。例
えば、シリコン窒化膜、カーボン膜、あるいは、タング
ステン、モリブデン、チタン、窒化チタン、タンタル、
ニッケル、コバルト、白金等の高融点金属膜もしくはそ
れら高融点金属のシリサイド膜、例えばタングステンシ
リサイド、モリブデンシリサイド、チタンシリサイド、
タンタルシリサイドなどの単層膜を使用することができ
る。あるいは高融点金属膜と高融点金属のシリサイド膜
を積層したポリサイド膜などの積層膜でもよい。
【００４８】図１６〜１８は図１０に示した構成を得る
ための他の方法を示す工程別断面図であり、これらの図
は図１１〜１３に示した工程に続くものである。
ための他の方法を示す工程別断面図であり、これらの図
は図１１〜１３に示した工程に続くものである。
【００４９】図１６に示すように、図１３の工程で形成
された第２のシリコン酸化膜４０７上に、ＣＶＤ法によ
り、厚さ４０００オングストロームの第２の多結晶シリ
コン膜４０９を堆積させ、異方性エッチングによるエッ
チバックを行って、第２のシリコン酸化膜４０７の段差
部の側壁にのみ第２の多結晶シリコン４０９ａを残す。
された第２のシリコン酸化膜４０７上に、ＣＶＤ法によ
り、厚さ４０００オングストロームの第２の多結晶シリ
コン膜４０９を堆積させ、異方性エッチングによるエッ
チバックを行って、第２のシリコン酸化膜４０７の段差
部の側壁にのみ第２の多結晶シリコン４０９ａを残す。
【００５０】次に、ＣＶＤ法により、全面に厚さ４００
０オングストロームの第３の多結晶シリコン４１０を堆
積させ、これを等方性エッチングによりパターニングし
てマーク部のみに残すことにより、図１７の構造を得
る。等方性エッチングを用いるのは、素子分離部の側壁
に形成された第３の多結晶シリコン膜を除去するためで
ある。
０オングストロームの第３の多結晶シリコン４１０を堆
積させ、これを等方性エッチングによりパターニングし
てマーク部のみに残すことにより、図１７の構造を得
る。等方性エッチングを用いるのは、素子分離部の側壁
に形成された第３の多結晶シリコン膜を除去するためで
ある。
【００５１】次に、平坦化レジストを全面に塗布して、
異方性エッチングによるエッチバックを行うと、マーク
部では第２のシリコン酸化膜４０７に比べてエッチング
速度が遅い第３の多結晶シリコン膜４１０の存在によ
り、第２のシリコン膜４０７のエッチングが進まないた
め、図１８に示されるように、素子分離領域で第２のシ
リコン酸化膜４０７が第１の多結晶シリコン膜４０３と
同一面までエッチングされた時点でマーク部では最上面
の第３の多結晶シリコン膜４１０が除去され、側壁部に
は第２の多結晶シリコン膜４０８ａ及び第３の多結晶シ
リコン膜４１０ａが残存した状態となっている。なお、
ここでは異方性エッチングを用いているが、通常の研磨
法で行ってもよい。
異方性エッチングによるエッチバックを行うと、マーク
部では第２のシリコン酸化膜４０７に比べてエッチング
速度が遅い第３の多結晶シリコン膜４１０の存在によ
り、第２のシリコン膜４０７のエッチングが進まないた
め、図１８に示されるように、素子分離領域で第２のシ
リコン酸化膜４０７が第１の多結晶シリコン膜４０３と
同一面までエッチングされた時点でマーク部では最上面
の第３の多結晶シリコン膜４１０が除去され、側壁部に
は第２の多結晶シリコン膜４０８ａ及び第３の多結晶シ
リコン膜４１０ａが残存した状態となっている。なお、
ここでは異方性エッチングを用いているが、通常の研磨
法で行ってもよい。
【００５２】さらに第１の多結晶シリコン膜４０３と第
１のシリコン酸化膜４０２とが除去されるまでエッチン
グを進め、マーク部側壁の第２の多結晶シリコン膜４０
８ａおよび第３の多結晶シリコン膜４１０ａを除去する
と、図１０に示す構造の半導体装置を得る。このようう
製造方法でも、マーク部の側壁は第２および第３の多結
晶シリコン膜により最終工程まで保護されるため、マー
クとして好ましい明確な段差が得られることになる。
１のシリコン酸化膜４０２とが除去されるまでエッチン
グを進め、マーク部側壁の第２の多結晶シリコン膜４０
８ａおよび第３の多結晶シリコン膜４１０ａを除去する
と、図１０に示す構造の半導体装置を得る。このようう
製造方法でも、マーク部の側壁は第２および第３の多結
晶シリコン膜により最終工程まで保護されるため、マー
クとして好ましい明確な段差が得られることになる。
【００５３】ここで、図１６の工程において、マーク部
の第２のシリコン酸化膜４０７上に堆積されるのは、多
結晶シリコンには限られず、第２のシリコン酸化膜４０
７に比べてエッチング速度が低いものであればよい。例
えば、シリコン窒化膜、カーボン膜、あるいは、タング
ステン、モリブデン、チタン、窒化チタン、タンタル、
ニッケル、コバルト、白金等の高融点金属膜もしくはそ
れら高融点金属のシリサイド膜、例えばタングステンシ
リサイド、モリブデンシリサイド、チタンシリサイド、
タンタルシリサイドなどの単層膜を使用することができ
る。あるいは高融点金属膜と高融点金属のシリサイド膜
を積層したポリサイド膜などの積層膜でもよい。
の第２のシリコン酸化膜４０７上に堆積されるのは、多
結晶シリコンには限られず、第２のシリコン酸化膜４０
７に比べてエッチング速度が低いものであればよい。例
えば、シリコン窒化膜、カーボン膜、あるいは、タング
ステン、モリブデン、チタン、窒化チタン、タンタル、
ニッケル、コバルト、白金等の高融点金属膜もしくはそ
れら高融点金属のシリサイド膜、例えばタングステンシ
リサイド、モリブデンシリサイド、チタンシリサイド、
タンタルシリサイドなどの単層膜を使用することができ
る。あるいは高融点金属膜と高融点金属のシリサイド膜
を積層したポリサイド膜などの積層膜でもよい。
【００５４】
【００５５】
【発明の効果】以上詳細に説明したように、本発明にか
かる半導体装置の製造方法によれば、マークを抜きパタ
ーンまたは残しパターンで突出形状にしておき、これを
エッチング速度が遅い物質で覆った後に埋め込み絶縁膜
を形成するようにしているので、埋め込み素子分離部と
は段差を有するマーク部が確実に得られる。さらに本発
明にかかる半導体装置の製造方法によれば、素子分離領
域をその上面が半導体基板面とほぼ同一になるようにし
た埋め込み構造となるとともにマーク部を少なくともそ
の一部が基板面から突出した形状になるので、高集積化
が可能でかつ段差の存在により認識が容易となる。
かる半導体装置の製造方法によれば、マークを抜きパタ
ーンまたは残しパターンで突出形状にしておき、これを
エッチング速度が遅い物質で覆った後に埋め込み絶縁膜
を形成するようにしているので、埋め込み素子分離部と
は段差を有するマーク部が確実に得られる。さらに本発
明にかかる半導体装置の製造方法によれば、素子分離領
域をその上面が半導体基板面とほぼ同一になるようにし
た埋め込み構造となるとともにマーク部を少なくともそ
の一部が基板面から突出した形状になるので、高集積化
が可能でかつ段差の存在により認識が容易となる。
【図１】本発明にかかる半導体装置の第１実施例を示す
素子断面図。
素子断面図。
【図２】図１に示した半導体装置の本発明にかかる製造
方法の第１工程を示す素子断面図。
方法の第１工程を示す素子断面図。
【図３】図１に示した半導体装置の本発明にかかる製造
方法の第２工程を示す素子断面図。
方法の第２工程を示す素子断面図。
【図４】図１に示した半導体装置の本発明にかかる製造
方法の第３工程を示す素子断面図。
方法の第３工程を示す素子断面図。
【図５】図１に示した半導体装置の本発明にかかる製造
方法の第４工程を示す素子断面図。
方法の第４工程を示す素子断面図。
【図６】図１に示した半導体装置の本発明にかかる製造
方法の第５工程を示す素子断面図。
方法の第５工程を示す素子断面図。
【図７】図１に示した半導体装置の本発明にかかる他の
製造方法の第４工程を示す素子断面図。
製造方法の第４工程を示す素子断面図。
【図８】図１に示した半導体装置の本発明にかかる他の
製造方法の第５工程を示す素子断面図。
製造方法の第５工程を示す素子断面図。
【図９】図１に示した半導体装置の本発明にかかる他の
製造方法の第６工程を示す素子断面図。
製造方法の第６工程を示す素子断面図。
【図１０】本発明にかかかる半導体装置の第２実施例を
示す素子断面図。
示す素子断面図。
【図１１】図１０に示した半導体装置の本発明にかかる
製造方法の第１工程を示す素子断面図。
製造方法の第１工程を示す素子断面図。
【図１２】図１０に示した半導体装置の本発明にかかる
製造方法の第２工程を示す素子断面図。
製造方法の第２工程を示す素子断面図。
【図１３】図１０に示した半導体装置の本発明にかかる
製造方法の第３工程を示す素子断面図。
製造方法の第３工程を示す素子断面図。
【図１４】図１０に示した半導体装置の本発明にかかる
製造方法の第４工程を示す素子断面図。
製造方法の第４工程を示す素子断面図。
【図１５】図１０に示した半導体装置の本発明にかかる
製造方法の第５工程を示す素子断面図。
製造方法の第５工程を示す素子断面図。
【図１６】図１０に示した半導体装置の本発明にかかる
他の製造方法の第４工程を示す素子断面図。
他の製造方法の第４工程を示す素子断面図。
【図１７】図１０に示した半導体装置の本発明にかかる
他の製造方法の第５工程を示す素子断面図。
他の製造方法の第５工程を示す素子断面図。
【図１８】図１０に示した半導体装置の本発明にかかる
他の製造方法の第６工程を示す素子断面図。
他の製造方法の第６工程を示す素子断面図。
【図１９】従来のＢＯＸ法による素子分離部とマーク部
の製造方法の第１工程を示す素子断面図。
の製造方法の第１工程を示す素子断面図。
【図２０】従来のＢＯＸ法による素子分離部とマーク部
の製造方法の第２工程を示す素子断面図。
の製造方法の第２工程を示す素子断面図。
【図２１】従来のＢＯＸ法による素子分離部とマーク部
の製造方法の第３工程を示す素子断面図。
の製造方法の第３工程を示す素子断面図。
【図２２】従来のＢＯＸ法による素子分離部とマーク部
の製造方法の第４工程を示す素子断面図。
の製造方法の第４工程を示す素子断面図。
【図２３】従来のＢＯＸ法による素子分離部とマーク部
の製造方法の第５工程を示す素子断面図。
の製造方法の第５工程を示す素子断面図。
２０１、４０１ 半導体基板 ２０２、４０２ 第１のシリコン酸化膜 ２０３、４０３ 第１の多結晶シリコン膜 ２０４、４０４ レジスト ２０５、２０６、４０５、４０６ 溝 ２０７、４０７ 第２のシリコン酸化膜 ２０８、２０９、４０８、４０９ 第２の多結晶シリコ
ン膜 ２１０、４１０ 第２の多結晶シリコン
ン膜 ２１０、４１０ 第２の多結晶シリコン
Claims (14)
- 【請求項１】半導体基板上の素子分離領域に第１の溝
を、合わせマーク形成領域に第２の溝を選択的に形成す
る工程と、 第１の絶縁材料を堆積させて前記第１および第２の溝形
状に応じてそれぞれ中央部で前記半導体基板表面と略同
一面となるような凹形状の第１の膜を形成する工程と、 前記第１の膜よりもエッチングレートの小さい第２の絶
縁材料を堆積させ、この第２の絶縁材料を前記第２の溝
に対応して第１の絶縁材料の上に残存する第２の膜を形
成する工程と、 前記第１の溝内の前記第１の膜の上面が前記半導体基板
表面と一致するように全体の厚さを減じる工程と、 前記第２の溝に対応して残存している前記第２の膜を除
去する工程と、 を備えた半導体装置の製造方法。 - 【請求項２】半導体基板上の素子分離領域に第１の溝を
形成し、そして前記半導体基板上の合わせマーク形成領
域に第２の溝を形成する工程と、 前記半導体基板の全面に第１の絶縁材料を堆積させて前
記第１および第２の溝形状に応じてそれぞれ中央部に凹
形状の第１の膜を形成する工程と、 前記第１の絶縁材料上に前記絶縁材料よりもエッチング
レートの小さい第２の絶縁材料を堆積させ、前記第２の
溝の前記第１の絶縁材料上のみに第２の膜を形成する工
程と、 前記第１の溝内の前記第１の膜の上面の一部が前記半導
体基板表面の一部と一致するように全体の厚さを減じる
工程と、 前記第２の溝内の前記第１の絶縁材料上の前記第２の膜
を完全に除去する工程とを備え、 前記合わせマーク形成領域内の前記第２の溝内の前記第
１の膜の上面の一部は前記半導体基板表面の一部と高さ
が異なる半導体装置の製造方法。 - 【請求項３】全体の厚さを減じる工程が異方性エッチン
グによるエッチバックであることを特徴とする請求項１
又は２に記載の半導体装置の製造方法。 - 【請求項４】全体の厚さを減じる工程が研磨法であるこ
とを特徴とする請求項１又は２に記載の半導体装置の製
造方法。 - 【請求項５】前記第２の膜を形成する工程が０複数の膜
を積層するものであることを特徴とする請求項１又は２
に記載の半導体装置の製造方法。 - 【請求項６】前記第２の膜が、シリコン窒化膜、多結晶
シリコン膜、カーボン膜、高融点金属膜、高融点金属の
シリサイド膜のいずれか、あるいは前記高融点金属膜と
前記高融点金属のシリサイド膜の積層体であることを特
徴とする請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項７】半導体基板上に第１の膜を堆積させる工程
と、 半導体基板上の素子分離領域および合わせマーク形成領
域に合わせマークとなる部分を残して前記第１の膜およ
び前記半導体基板を除去して溝を形成する工程と、 前記溝が充填されかつ合わせマークとなる部分の第１の
膜に応じた凸状部分が形成されるように全面に絶縁材料
を堆積させて第２の膜を形成する工程と、 前記凸状部分の上面および側面にのみ第３の膜を形成す
る工程と、 前記第２の膜の上面が前記半導体基板表面と一致するよ
うに全体の厚さを減じる工程と、 前記凸状部分の側面に残存する前記第３の膜を除去する
工程と、 を備えた半導体装置の製造方法。 - 【請求項８】半導体基板上に第１の膜を堆積させる工程
と、 前記半導体基板上の素子分離領域および合わせマーク形
成領域上の合わせマーク部分上の前記第１の膜と前記半
導体基板とを除去して少なくも１つの溝を形成する工程
と、 前記溝が充填され前記合わせマーク部分上の前記第１の
膜を含む凸状部分が形成されるように、前記半導体基板
と前記第１の膜全面に絶縁材料を堆積させて第２の膜を
形成する工程と、 前記凸状部分の上面および側面にのみ第３の膜を形成す
る工程と、 前記素子分離領域内の前記第２の膜の上面の一部が前記
半導体基板表面の一部と一致するように、そして前記第
３の膜が前記凸状部分の側面に残存するように全体の厚
さを減じる工程と、 前記凸状部分の側面に残存する前記第３の膜を完全に除
去する工程とを備え、前記凸状部分内の前記第２の膜の
上面の一部は前記半導体基板表面の一部と高さが異なる
半導体装置の製造方法。 - 【請求項９】前記第３の膜を形成する工程が、複数の膜
を積層するものであることを特徴とする請求項７又は８
に記載の半導体装置の製造方法。 - 【請求項１０】前記第３の膜が、シリコン窒化膜、多結
晶シリコン膜、カーボン膜、高融点金属膜、高融点金属
のシリサイド膜のいずれか、あるいは前記高融点金属膜
と前記高融点金属のシリサイド膜の積層体であることを
特徴とする請求項７又は８に記載の半導体装置の製造方
法。 - 【請求項１１】全体の厚さを減じる工程が異方性エッチ
ングによるエッチバックであることを特徴とする請求項
７又は８に記載の半導体装置の製造方法。 - 【請求項１２】全体の厚さを減じる工程が研磨法である
ことを特徴とする請求項７又は８に記載の半導体装置の
製造方法。 - 【請求項１３】前記第３の膜を形成する工程は前記第２
の膜よりもエッチングレートを小さくして形成すること
を特徴とする請求項７又は８に記載の半導体装置の製造
方法。 - 【請求項１４】前記第３の膜が、シリコン窒化膜、多結
晶シリコン膜、カーボン膜、高融点金属膜、高融点金属
のシリサイド膜のいずれか、あるいは前記高融点金属膜
と前記高融点金属のシリサイド膜の積層体であることを
特徴とする請求項１３に記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP32236293A JP3202460B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
ID=18142799
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| US7057299B2 (en) * | 2000-02-03 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment mark configuration |
| JP2002043412A (ja) * | 2000-07-24 | 2002-02-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR100421656B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| US6716691B1 (en) * | 2003-06-25 | 2004-04-06 | Sharp Laboratories Of America, Inc. | Self-aligned shallow trench isolation process having improved polysilicon gate thickness control |
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