JPH06349826A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06349826A JPH06349826A JP6068365A JP6836594A JPH06349826A JP H06349826 A JPH06349826 A JP H06349826A JP 6068365 A JP6068365 A JP 6068365A JP 6836594 A JP6836594 A JP 6836594A JP H06349826 A JPH06349826 A JP H06349826A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/05—Making the transistor
-
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【目的】本発明は、素子の微細化にともなってゲート絶
縁膜の薄膜化が進むＭＯＳトランジスタにおいて、ゲー
ト電極の加工時に、基板までエッチングされて素子の特
性が変化するのを回避できるようにすることを最も主要
な特徴とする。 【構成】たとえば、Ｐ型半導体基板１０上に、まず、素
子分離用酸化膜１１を選択酸化法により形成し、次い
で、熱酸化によりゲート酸化膜１２を形成する。この
後、上記基板１０の、素子分離用酸化膜１１による段差
に沿って、ｎ型ポリシリコンを材料とする導電層を一様
に堆積させる。そして、この導電層の上面を、たとえば
表面研磨法により除去して平滑化した後、レジストをマ
スクとする異方性エッチングによりゲート電極１５ａお
よび金属配線１５ｂを形成する構成となっている。
縁膜の薄膜化が進むＭＯＳトランジスタにおいて、ゲー
ト電極の加工時に、基板までエッチングされて素子の特
性が変化するのを回避できるようにすることを最も主要
な特徴とする。 【構成】たとえば、Ｐ型半導体基板１０上に、まず、素
子分離用酸化膜１１を選択酸化法により形成し、次い
で、熱酸化によりゲート酸化膜１２を形成する。この
後、上記基板１０の、素子分離用酸化膜１１による段差
に沿って、ｎ型ポリシリコンを材料とする導電層を一様
に堆積させる。そして、この導電層の上面を、たとえば
表面研磨法により除去して平滑化した後、レジストをマ
スクとする異方性エッチングによりゲート電極１５ａお
よび金属配線１５ｂを形成する構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体基板
上に段差を有する半導体装置およびその製造方法に関す
るもので、特にＭＯＳトランジスタやスタック型構造の
ＤＲＡＭなどに用いられるものである。
上に段差を有する半導体装置およびその製造方法に関す
るもので、特にＭＯＳトランジスタやスタック型構造の
ＤＲＡＭなどに用いられるものである。
【０００２】
【従来の技術】周知のように、ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
のゲート絶縁膜は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）素子の微細化
にともなって薄膜化が進められている。
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
のゲート絶縁膜は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）素子の微細化
にともなって薄膜化が進められている。
【０００３】さて、従来のＭＯＳトランジスタにおいて
は、ゲート絶縁膜上にゲート電極材料（導電層）が堆積
され、その電極材料をパターニングすることにより、ゲ
ート電極（導電体）が形成される。
は、ゲート絶縁膜上にゲート電極材料（導電層）が堆積
され、その電極材料をパターニングすることにより、ゲ
ート電極（導電体）が形成される。
【０００４】図９は、一般的なＭＯＳトランジスタの製
造（ゲート電極加工）工程の概略を示すものである。す
なわち、半導体基板１００上に、素子分離領域１０１、
ゲート絶縁膜１０２がそれぞれ形成され（同図
（ａ））、これら素子分離領域１０１およびゲート絶縁
膜１０２を介してゲート電極材料１０３が堆積される
（同図（ｂ））。
造（ゲート電極加工）工程の概略を示すものである。す
なわち、半導体基板１００上に、素子分離領域１０１、
ゲート絶縁膜１０２がそれぞれ形成され（同図
（ａ））、これら素子分離領域１０１およびゲート絶縁
膜１０２を介してゲート電極材料１０３が堆積される
（同図（ｂ））。
【０００５】しかる後、リソグラフィによってレジスト
１０４をパターニングし（同図（ｃ））、このレジスト
１０４をマスクにして異方性エッチングを行うことで、
ゲート電極１０５の形成が行われる（同図（ｄ））。
１０４をパターニングし（同図（ｃ））、このレジスト
１０４をマスクにして異方性エッチングを行うことで、
ゲート電極１０５の形成が行われる（同図（ｄ））。
【０００６】しかしながら、従来においては、素子分離
領域１０１による下地段差があるために、異方性エッチ
ングの前の段階において、ゲート電極材料１０３の見か
け上の膜厚に、実際の堆積膜厚よりも厚い領域（図示矢
印ａ付近）が存在する。
領域１０１による下地段差があるために、異方性エッチ
ングの前の段階において、ゲート電極材料１０３の見か
け上の膜厚に、実際の堆積膜厚よりも厚い領域（図示矢
印ａ付近）が存在する。
【０００７】このため、ゲート電極加工時の異方性エッ
チングの際、そのエッチング量は、膜厚が最大となって
いる領域のゲート電極材料１０３を十分に除去できるよ
うに設定されるが、ゲート電極材料１０３の膜厚の薄い
領域に対するエッチングは、その分、十分に除去するの
に必要な時間よりも長くなる。
チングの際、そのエッチング量は、膜厚が最大となって
いる領域のゲート電極材料１０３を十分に除去できるよ
うに設定されるが、ゲート電極材料１０３の膜厚の薄い
領域に対するエッチングは、その分、十分に除去するの
に必要な時間よりも長くなる。
【０００８】この結果、同図（ｄ）に示すように、ゲー
ト絶縁膜１０２を削る形でエッチングが進み、このオー
バエッチングにより、下地（基板１００）にえぐれ１０
６が生じた場合には、ＭＯＳトランジスタとしての素子
の特性が設計値と大きく異なってくる。
ト絶縁膜１０２を削る形でエッチングが進み、このオー
バエッチングにより、下地（基板１００）にえぐれ１０
６が生じた場合には、ＭＯＳトランジスタとしての素子
の特性が設計値と大きく異なってくる。
【０００９】このような現象は、素子の微細化にともな
うゲート絶縁膜の薄膜化に応じてより顕在化されるもの
であり、早急な対策が望まれていた。また、上記した従
来のＭＯＳトランジスタにおいては、ゲート電極１０５
の形成と同時に、素子分離領域１０１上での金属配線
（導電体）１０７の形成が行われるようになっている。
うゲート絶縁膜の薄膜化に応じてより顕在化されるもの
であり、早急な対策が望まれていた。また、上記した従
来のＭＯＳトランジスタにおいては、ゲート電極１０５
の形成と同時に、素子分離領域１０１上での金属配線
（導電体）１０７の形成が行われるようになっている。
【００１０】このような形成方法によれば、ゲート電極
１０５と金属配線１０７との上面が同一平面（同一の高
さ位置）にないため、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が難しく、上層配線のパター
ニングが面倒なものとなる。
１０５と金属配線１０７との上面が同一平面（同一の高
さ位置）にないため、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が難しく、上層配線のパター
ニングが面倒なものとなる。
【００１１】また、平坦化が容易に行えたとしても、上
層配線とのコンタクトの深さが場所によって異なるた
め、コンタクトホールの形成が困難になる、つまりホー
ルの開孔やコンタクトの埋め込みが複雑化するという問
題があった。
層配線とのコンタクトの深さが場所によって異なるた
め、コンタクトホールの形成が困難になる、つまりホー
ルの開孔やコンタクトの埋め込みが複雑化するという問
題があった。
【００１２】一方、スタック型構造のＤＲＡＭ（Ｄｙｎ
ａｍｉｃ ＲＡＭ）においては、デバイス特性の最適化
のために、たとえばメタル配線の膜厚に関して、メモリ
セル部では配線間の容量を下げるために薄くしたいとい
う要請がある反面、周辺回路部では大電流を流すために
低抵抗化したい、および信頼性の向上のために厚くした
いという要請がある。
ａｍｉｃ ＲＡＭ）においては、デバイス特性の最適化
のために、たとえばメタル配線の膜厚に関して、メモリ
セル部では配線間の容量を下げるために薄くしたいとい
う要請がある反面、周辺回路部では大電流を流すために
低抵抗化したい、および信頼性の向上のために厚くした
いという要請がある。
【００１３】従来、一般的には、ＤＲＡＭにおけるメタ
ル配線の膜厚は一種類であり、上述の２つの異なる要請
を同時に満足させ得る膜厚で配線をそれぞれ形成するこ
とは不可能であった。
ル配線の膜厚は一種類であり、上述の２つの異なる要請
を同時に満足させ得る膜厚で配線をそれぞれ形成するこ
とは不可能であった。
【００１４】このような問題に対し、近年、金属配線の
膜厚を部分的（または局所的）に変えることを可能とす
る提案がなされている（たとえば、特開平４−１０４５
５号公報）。
膜厚を部分的（または局所的）に変えることを可能とす
る提案がなされている（たとえば、特開平４−１０４５
５号公報）。
【００１５】しかしながら、この提案の場合、金属配線
の膜厚を部分的に変えることができるものの、金属配線
の上面が同一平面にないため、前述のＭＯＳトランジス
タの場合と同様に、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が困難で、上層配線のパター
ニングが面倒なものとなる。また、平坦化が容易に行え
たとしても、上層配線とのコンタクトの深さが場所によ
って異なるため、コンタクトホールの形成が難しいとい
う問題があった。
の膜厚を部分的に変えることができるものの、金属配線
の上面が同一平面にないため、前述のＭＯＳトランジス
タの場合と同様に、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が困難で、上層配線のパター
ニングが面倒なものとなる。また、平坦化が容易に行え
たとしても、上層配線とのコンタクトの深さが場所によ
って異なるため、コンタクトホールの形成が難しいとい
う問題があった。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、素子の微細化にともなうゲート絶縁膜の薄
膜化により、ゲート電極の加工時に下地までもエッチン
グしてしまいやすくなったため、その対策が急がれてい
た。
においては、素子の微細化にともなうゲート絶縁膜の薄
膜化により、ゲート電極の加工時に下地までもエッチン
グしてしまいやすくなったため、その対策が急がれてい
た。
【００１７】また、従来においては、ゲート電極や金属
配線の上面が同一平面にないため、多層配線を形成する
場合において、上層配線のパターニングおよびコンタク
トホールの形成が難しいという問題があった。
配線の上面が同一平面にないため、多層配線を形成する
場合において、上層配線のパターニングおよびコンタク
トホールの形成が難しいという問題があった。
【００１８】そこで、この発明は、不必要に工程数を増
やすことなく、半導体基板がエッチングされるのを簡単
に防止することができ、素子の特性が変化するのを容易
に回避し得る半導体装置およびその製造方法を提供する
ことを第１の目的としている。
やすことなく、半導体基板がエッチングされるのを簡単
に防止することができ、素子の特性が変化するのを容易
に回避し得る半導体装置およびその製造方法を提供する
ことを第１の目的としている。
【００１９】また、この発明は、導電体の厚さを局所的
に変えながらも、導電体の上面の高さをそろえることが
でき、多層配線の形成に適した半導体装置およびその製
造方法を提供することを第２の目的としている。
に変えながらも、導電体の上面の高さをそろえることが
でき、多層配線の形成に適した半導体装置およびその製
造方法を提供することを第２の目的としている。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、部分的に段差
が設けられてなるものにおいて、段差部分上に配設され
る導電体の上面および非段差部分上に配設される導電体
の上面が、互いに同一の高さの平面に広がって形成され
てなる構成とされている。
めに、この発明の半導体装置にあっては、部分的に段差
が設けられてなるものにおいて、段差部分上に配設され
る導電体の上面および非段差部分上に配設される導電体
の上面が、互いに同一の高さの平面に広がって形成され
てなる構成とされている。
【００２１】また、この発明の半導体装置にあっては、
半導体基板と、この半導体基板上に形成された段差と、
この段差に沿って前記基板上に形成され、かつ上面が平
滑化された導電層を用いて形成された導電体とから構成
されている。
半導体基板と、この半導体基板上に形成された段差と、
この段差に沿って前記基板上に形成され、かつ上面が平
滑化された導電層を用いて形成された導電体とから構成
されている。
【００２２】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を形成する工程と、この
段差に沿って導電層を形成する工程と、その導電層の上
面を平滑化する工程と、この平滑化された前記導電層を
パターニングして導電体を形成する工程とからなってい
る。
あっては、半導体基板上に段差を形成する工程と、この
段差に沿って導電層を形成する工程と、その導電層の上
面を平滑化する工程と、この平滑化された前記導電層を
パターニングして導電体を形成する工程とからなってい
る。
【００２３】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持って素子分離領域を
形成する工程と、前記半導体基板の表面にＭＯＳトラン
ジスタのゲート絶縁膜を形成する工程と、このゲート絶
縁膜の形成された前記半導体基板上に前記段差に沿って
導電層を堆積する工程と、表面を研磨して前記導電層の
上面を平滑化する工程と、この平滑化された前記導電層
をパターニングして前記半導体基板上にゲート電極を形
成する工程とからなっている。
あっては、半導体基板上に段差を持って素子分離領域を
形成する工程と、前記半導体基板の表面にＭＯＳトラン
ジスタのゲート絶縁膜を形成する工程と、このゲート絶
縁膜の形成された前記半導体基板上に前記段差に沿って
導電層を堆積する工程と、表面を研磨して前記導電層の
上面を平滑化する工程と、この平滑化された前記導電層
をパターニングして前記半導体基板上にゲート電極を形
成する工程とからなっている。
【００２４】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、この絶縁膜の形成された前記半導体
基板上に前記段差に沿って導電層を堆積する工程と、表
面を研磨して前記導電層の上面を平滑化する工程と、こ
の平滑化された前記導電層をパターニングして前記段差
上にメモリのワード線を裏打ちするための配線を形成す
る工程とからなっている。
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、この絶縁膜の形成された前記半導体
基板上に前記段差に沿って導電層を堆積する工程と、表
面を研磨して前記導電層の上面を平滑化する工程と、こ
の平滑化された前記導電層をパターニングして前記段差
上にメモリのワード線を裏打ちするための配線を形成す
る工程とからなっている。
【００２５】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、この絶縁膜の形成された前記半導体
基板上に前記段差に沿って導電層を堆積する工程と、表
面を研磨して前記導電層の上面を平滑化する工程と、こ
の平滑化された前記導電層をパターニングして、前記段
差上にはメモリのワード線を裏打ちするための配線を、
前記半導体基板上にはメモリの周辺回路のための配線を
それぞれ形成する工程とからなっている。
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、この絶縁膜の形成された前記半導体
基板上に前記段差に沿って導電層を堆積する工程と、表
面を研磨して前記導電層の上面を平滑化する工程と、こ
の平滑化された前記導電層をパターニングして、前記段
差上にはメモリのワード線を裏打ちするための配線を、
前記半導体基板上にはメモリの周辺回路のための配線を
それぞれ形成する工程とからなっている。
【００２６】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を形成する工程と、この
段差の形成された前記半導体基板上に絶縁膜を形成する
工程と、表面を研磨して前記絶縁膜の上面を平滑化する
工程と、この平滑化された前記絶縁膜の表面に２種類以
上の深さの異なる溝を形成する工程と、この溝の形成さ
れた前記絶縁膜上に導電層を堆積する工程と、この導電
層の表面を研磨して前記絶縁膜上の前記溝以外の導電層
を除去し、前記溝内に導電体を形成する工程とからなっ
ている。
あっては、半導体基板上に段差を形成する工程と、この
段差の形成された前記半導体基板上に絶縁膜を形成する
工程と、表面を研磨して前記絶縁膜の上面を平滑化する
工程と、この平滑化された前記絶縁膜の表面に２種類以
上の深さの異なる溝を形成する工程と、この溝の形成さ
れた前記絶縁膜上に導電層を堆積する工程と、この導電
層の表面を研磨して前記絶縁膜上の前記溝以外の導電層
を除去し、前記溝内に導電体を形成する工程とからなっ
ている。
【００２７】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平滑化する工程と、この平滑化された前記絶縁膜の表面
に２種類以上の深さの異なる溝を形成する工程と、この
溝の形成された前記絶縁膜上に導電層を堆積する工程
と、この導電層の表面を研磨して前記絶縁膜上の前記溝
以外の導電層を除去し、前記溝内に導電体を形成する工
程とからなっている。
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平滑化する工程と、この平滑化された前記絶縁膜の表面
に２種類以上の深さの異なる溝を形成する工程と、この
溝の形成された前記絶縁膜上に導電層を堆積する工程
と、この導電層の表面を研磨して前記絶縁膜上の前記溝
以外の導電層を除去し、前記溝内に導電体を形成する工
程とからなっている。
【００２８】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平滑化する工程と、この平滑化された前記絶縁膜の表面
に第１の溝を形成する工程と、この第１の溝とは深さの
異なる第２の溝を前記絶縁膜の表面に形成する工程と、
この第１，第２の深さの異なる溝の形成された前記絶縁
膜上に導電層を堆積する工程と、この導電層の表面を研
磨して前記絶縁膜上の前記溝以外の導電層を除去し、前
記溝内に導電体を形成する工程とからなり、前記段差上
には第１の溝を形成してメモリのワード線を裏打ちする
ための配線を、また前記段差以外の前記半導体基板上に
は第２の溝を形成してメモリの周辺回路のための配線
を、それぞれ形成するようになっている。
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平滑化する工程と、この平滑化された前記絶縁膜の表面
に第１の溝を形成する工程と、この第１の溝とは深さの
異なる第２の溝を前記絶縁膜の表面に形成する工程と、
この第１，第２の深さの異なる溝の形成された前記絶縁
膜上に導電層を堆積する工程と、この導電層の表面を研
磨して前記絶縁膜上の前記溝以外の導電層を除去し、前
記溝内に導電体を形成する工程とからなり、前記段差上
には第１の溝を形成してメモリのワード線を裏打ちする
ための配線を、また前記段差以外の前記半導体基板上に
は第２の溝を形成してメモリの周辺回路のための配線
を、それぞれ形成するようになっている。
【００２９】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上に段差を持ってメモリセルア
レイ領域を形成する工程と、このメモリセルアレイ領域
の形成された前記半導体基板上に前記段差に沿って絶縁
膜を形成する工程と、表面を研磨して前記絶縁膜の上面
を平滑化する工程と、この平滑化された前記絶縁膜の、
前記段差上の表面に第１の溝を形成する工程と、この第
１の溝の形成された前記絶縁膜上に導電層を堆積する工
程と、この絶縁膜上に堆積された導電層の表面を研磨し
て前記第１の溝内にメモリのワード線を裏打ちするため
の配線を形成する工程と、前記絶縁膜の、前記段差以外
の前記半導体基板上の表面に、前記第１の溝とは深さの
異なる第２の溝を形成する工程と、この第２の溝の形成
された前記絶縁膜上に導電層を堆積する工程と、この絶
縁膜上に堆積された導電層の表面を研磨して前記第２の
溝内にメモリの周辺回路のための配線を形成する工程と
からなっている。
にあっては、半導体基板上に段差を持ってメモリセルア
レイ領域を形成する工程と、このメモリセルアレイ領域
の形成された前記半導体基板上に前記段差に沿って絶縁
膜を形成する工程と、表面を研磨して前記絶縁膜の上面
を平滑化する工程と、この平滑化された前記絶縁膜の、
前記段差上の表面に第１の溝を形成する工程と、この第
１の溝の形成された前記絶縁膜上に導電層を堆積する工
程と、この絶縁膜上に堆積された導電層の表面を研磨し
て前記第１の溝内にメモリのワード線を裏打ちするため
の配線を形成する工程と、前記絶縁膜の、前記段差以外
の前記半導体基板上の表面に、前記第１の溝とは深さの
異なる第２の溝を形成する工程と、この第２の溝の形成
された前記絶縁膜上に導電層を堆積する工程と、この絶
縁膜上に堆積された導電層の表面を研磨して前記第２の
溝内にメモリの周辺回路のための配線を形成する工程と
からなっている。
【００３０】
【作用】この発明は、上記した手段により、基板上に堆
積された導電層の上面の高さを一平面内に設定できるよ
うになるため、導電層が十分に除去される時間で基板上
のすべての領域についてのエッチングが可能となるもの
である。
積された導電層の上面の高さを一平面内に設定できるよ
うになるため、導電層が十分に除去される時間で基板上
のすべての領域についてのエッチングが可能となるもの
である。
【００３１】また、この発明は、上記した手段により、
導電体の上面を同一平面として形成できるようになるた
め、デバイス特性の最適化のために、導電体の厚さを局
所的に変えながらも、多層配線を形成する場合の、上層
配線のパターニングおよびコンタクトホールの形成が容
易に可能となるものである。
導電体の上面を同一平面として形成できるようになるた
め、デバイス特性の最適化のために、導電体の厚さを局
所的に変えながらも、多層配線を形成する場合の、上層
配線のパターニングおよびコンタクトホールの形成が容
易に可能となるものである。
【００３２】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、第１の実施例にかかるＭＯＳト
ランジスタの断面構造を概略的に示すものである。
して説明する。図１は、第１の実施例にかかるＭＯＳト
ランジスタの断面構造を概略的に示すものである。
【００３３】すなわち、このＭＯＳトランジスタは、た
とえばＰ型半導体基板１０上に、選択酸化法により段差
を持って形成された素子分離用酸化膜（素子分離領域）
１１、熱酸化により形成されるゲート酸化膜（ゲート絶
縁膜）１２、ｎ型ポリシリコンを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、図示していないレジストをマスクとする異方
性エッチングにより形成されるゲート電極１５ａおよび
金属配線１５ｂ、リンなどの不純物のイオン注入によっ
て形成されるソース，ドレインとなる拡散領域１６を有
した構成とされている。
とえばＰ型半導体基板１０上に、選択酸化法により段差
を持って形成された素子分離用酸化膜（素子分離領域）
１１、熱酸化により形成されるゲート酸化膜（ゲート絶
縁膜）１２、ｎ型ポリシリコンを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、図示していないレジストをマスクとする異方
性エッチングにより形成されるゲート電極１５ａおよび
金属配線１５ｂ、リンなどの不純物のイオン注入によっ
て形成されるソース，ドレインとなる拡散領域１６を有
した構成とされている。
【００３４】この実施例の場合、ゲート電極材料などか
らなる導電層の上面の高さが一平面内となるように加工
した後、導電体、つまりゲート電極１５ａおよび金属配
線１５ｂのパターニングが行われるようになっている。
らなる導電層の上面の高さが一平面内となるように加工
した後、導電体、つまりゲート電極１５ａおよび金属配
線１５ｂのパターニングが行われるようになっている。
【００３５】次に、上記したＭＯＳトランジスタの製造
方法について説明する。図２は、上記した第１の実施例
にかかるＭＯＳトランジスタの製造工程の概略を示すも
のである。
方法について説明する。図２は、上記した第１の実施例
にかかるＭＯＳトランジスタの製造工程の概略を示すも
のである。
【００３６】たとえば、Ｐ型半導体基板１０上に、ま
ず、選択酸化法により素子分離用酸化膜１１が段差を持
って形成された後、ゲート酸化膜１２が熱酸化により形
成される（同図（ａ））。
ず、選択酸化法により素子分離用酸化膜１１が段差を持
って形成された後、ゲート酸化膜１２が熱酸化により形
成される（同図（ａ））。
【００３７】続いて、この基板１０の上に、ゲート電極
１５ａおよび金属配線１５ｂを形成するための、ｎ型ポ
リシリコンを材料とする導電層１３が一様に堆積される
（同図（ｂ））。
１５ａおよび金属配線１５ｂを形成するための、ｎ型ポ
リシリコンを材料とする導電層１３が一様に堆積される
（同図（ｂ））。
【００３８】上記基板１０上に堆積された導電層１３
は、たとえば表面研磨法により、その表面が徐々に除去
され、上面の高さが一定（一平面内）となるように加工
される（同図（ｃ））。
は、たとえば表面研磨法により、その表面が徐々に除去
され、上面の高さが一定（一平面内）となるように加工
される（同図（ｃ））。
【００３９】すなわち、半導体基板１０上には、素子分
離用酸化膜１１による下地段差が存在するため、これに
沿って導電層１３が堆積されることによって生じる、実
際の堆積膜厚よりも厚い領域があらかじめ十分に除去さ
れる。
離用酸化膜１１による下地段差が存在するため、これに
沿って導電層１３が堆積されることによって生じる、実
際の堆積膜厚よりも厚い領域があらかじめ十分に除去さ
れる。
【００４０】これにより、基板１０上のすべての領域に
ついて、ゲート電極１５ａおよび金属配線１５ｂをパタ
ーニングする直前の導電層１３の膜厚を、実際に堆積さ
れた導電層１３の厚さと同じか、それ以下とすることが
できる。
ついて、ゲート電極１５ａおよび金属配線１５ｂをパタ
ーニングする直前の導電層１３の膜厚を、実際に堆積さ
れた導電層１３の厚さと同じか、それ以下とすることが
できる。
【００４１】したがって、後の、ゲート電極加工時の異
方性エッチングの際のエッチング量を、ゲート酸化膜１
２上の導電層１３の厚さが十分に除去される時間に設定
することにより、オーバエッチングのない、つまりゲー
ト酸化膜１２まで削り取って下地としての基板１０がえ
ぐられたりすることなしに、ゲート電極１５ａの形成が
可能となる。
方性エッチングの際のエッチング量を、ゲート酸化膜１
２上の導電層１３の厚さが十分に除去される時間に設定
することにより、オーバエッチングのない、つまりゲー
ト酸化膜１２まで削り取って下地としての基板１０がえ
ぐられたりすることなしに、ゲート電極１５ａの形成が
可能となる。
【００４２】しかる後、リソグラフィによってレジスト
１４がパターニングされ、このレジスト１４をマスクに
して異方性エッチングが行われる（同図（ｄ））。この
とき、導電層１３とともに素子分離用酸化膜１１も少し
削られるが、素子分離用酸化膜１１と導電層１３とのエ
ッチングレートの違いによりその量は極めて小さく、ま
た素子分離用酸化膜１１は非常に厚いため、素子の特性
に影響することはない。
１４がパターニングされ、このレジスト１４をマスクに
して異方性エッチングが行われる（同図（ｄ））。この
とき、導電層１３とともに素子分離用酸化膜１１も少し
削られるが、素子分離用酸化膜１１と導電層１３とのエ
ッチングレートの違いによりその量は極めて小さく、ま
た素子分離用酸化膜１１は非常に厚いため、素子の特性
に影響することはない。
【００４３】そして、下地段差のないゲート領域上での
ゲート電極１５ａの形成および下地段差部上での金属配
線１５ｂの形成がそれぞれ行われ、さらに、上記レジス
ト１４が除去された後、リンなどの不純物がイオン注入
されてソース，ドレインとなる拡散領域１６が形成され
ることにより、前記の図１に示したＭＯＳトランジスタ
がかたちづくられる。
ゲート電極１５ａの形成および下地段差部上での金属配
線１５ｂの形成がそれぞれ行われ、さらに、上記レジス
ト１４が除去された後、リンなどの不純物がイオン注入
されてソース，ドレインとなる拡散領域１６が形成され
ることにより、前記の図１に示したＭＯＳトランジスタ
がかたちづくられる。
【００４４】なお、上記したＭＯＳトランジスタにおい
て、上記ゲート電極１５ａおよび金属配線１５ｂを下層
配線とする多層配線を形成する場合には、さらに上から
層間絶縁膜の堆積、層間絶縁膜の表面の平坦化、コンタ
クトホールの形成の後、上層配線の形成（いずれも図示
していない）などが行われる。
て、上記ゲート電極１５ａおよび金属配線１５ｂを下層
配線とする多層配線を形成する場合には、さらに上から
層間絶縁膜の堆積、層間絶縁膜の表面の平坦化、コンタ
クトホールの形成の後、上層配線の形成（いずれも図示
していない）などが行われる。
【００４５】この場合、上記ゲート電極１５ａおよび金
属配線１５ｂの上面の高さが一定とされているため、層
間絶縁膜の表面の平坦化が容易で、しかも上層配線との
コンタクトの深さを一様とすることが可能となり、上層
配線のパターニングおよびコンタクトホールの形成が簡
単に行えるものである。
属配線１５ｂの上面の高さが一定とされているため、層
間絶縁膜の表面の平坦化が容易で、しかも上層配線との
コンタクトの深さを一様とすることが可能となり、上層
配線のパターニングおよびコンタクトホールの形成が簡
単に行えるものである。
【００４６】次に、この発明の他の実施例について説明
する。図３は、第２の実施例にかかるＭＯＳトランジス
タの製造工程の概略を示すものである。
する。図３は、第２の実施例にかかるＭＯＳトランジス
タの製造工程の概略を示すものである。
【００４７】たとえば、Ｐ型半導体基板２０上に、ま
ず、素子分離用酸化膜として働く窒化シリコン膜２１が
形成される。この窒化シリコン膜２１は、たとえば気相
成長法により堆積された窒化シリコンを、異方性エッチ
ングによって加工することで形成される。
ず、素子分離用酸化膜として働く窒化シリコン膜２１が
形成される。この窒化シリコン膜２１は、たとえば気相
成長法により堆積された窒化シリコンを、異方性エッチ
ングによって加工することで形成される。
【００４８】続いて、窒化シリコン膜２１の形成された
基板２０の上に、ゲート酸化膜２２が熱酸化により形成
される（以上、同図（ａ））。この後、ゲート電極を形
成するための、たとえばｎ型ポリシリコンを材料とする
ゲート電極材料からなる導電層２３が一様に堆積される
（同図（ｂ））。
基板２０の上に、ゲート酸化膜２２が熱酸化により形成
される（以上、同図（ａ））。この後、ゲート電極を形
成するための、たとえばｎ型ポリシリコンを材料とする
ゲート電極材料からなる導電層２３が一様に堆積される
（同図（ｂ））。
【００４９】そして、先の実施例と同様にして、たとえ
ば表面研磨法により、ゲート電極材料２３の上面が平滑
化され、上面の高さが一定となるように加工される。し
かる後、リソグラフィによってレジスト２４がパターニ
ングされ（同図（ｃ））、このレジスト２４をマスクに
して異方性エッチングが行われることにより、同図
（ｄ）に示す如く、ゲート電極（導電体）２５が形成さ
れる。
ば表面研磨法により、ゲート電極材料２３の上面が平滑
化され、上面の高さが一定となるように加工される。し
かる後、リソグラフィによってレジスト２４がパターニ
ングされ（同図（ｃ））、このレジスト２４をマスクに
して異方性エッチングが行われることにより、同図
（ｄ）に示す如く、ゲート電極（導電体）２５が形成さ
れる。
【００５０】この場合にも、ゲート酸化膜２２まで削り
取られて、下地としての基板２０がえぐられたりするオ
ーバエッチングなしに、ゲート電極２５を形成できる。
そして、上記レジスト２４を除去した後に、リンなどの
不純物がイオン注入されてソース，ドレインとなる拡散
領域（図示していない）が形成され、ＭＯＳトランジス
タがかたちづくられる。
取られて、下地としての基板２０がえぐられたりするオ
ーバエッチングなしに、ゲート電極２５を形成できる。
そして、上記レジスト２４を除去した後に、リンなどの
不純物がイオン注入されてソース，ドレインとなる拡散
領域（図示していない）が形成され、ＭＯＳトランジス
タがかたちづくられる。
【００５１】なお、ゲート電極２５が一種類の金属（こ
こでは、ｎ型ポリシリコン）からなるものに限らず、た
とえば二種類の金属からなるゲート電極を有するＭＯＳ
トランジスタなどにも適用できる。
こでは、ｎ型ポリシリコン）からなるものに限らず、た
とえば二種類の金属からなるゲート電極を有するＭＯＳ
トランジスタなどにも適用できる。
【００５２】図４は、第３の実施例にかかる、二層構造
のゲート電極を有するＭＯＳトランジスタを示すもので
ある。ここでは、たとえばｎ型ポリシリコンを材料とす
る導電層２３と、金属シリサイド層（たとえば、Ｔｉ）
３１とからなるゲート電極２５を例に示している。
のゲート電極を有するＭＯＳトランジスタを示すもので
ある。ここでは、たとえばｎ型ポリシリコンを材料とす
る導電層２３と、金属シリサイド層（たとえば、Ｔｉ）
３１とからなるゲート電極２５を例に示している。
【００５３】この場合にも、導電層２３の上面を研磨な
どにより平滑化した後に、その上部に金属シリサイド層
３１を形成することで、同様に実施可能である。上記し
たように、基板上に堆積された導電層の上面の高さを一
平面内に設定できるようにしている。
どにより平滑化した後に、その上部に金属シリサイド層
３１を形成することで、同様に実施可能である。上記し
たように、基板上に堆積された導電層の上面の高さを一
平面内に設定できるようにしている。
【００５４】すなわち、基板上に堆積された導電層の、
下地段差による実際の堆積膜厚よりも厚い領域を、ゲー
ト電極のパターニング前に除去するようにしている。こ
れにより、異方性エッチング時のエッチング量を、実際
に堆積された導電層の厚さが十分に除去される時間、ま
たはそれ以下とすることができ、このエッチング量によ
って基板上のすべての領域についてのエッチングが可能
となる。したがって、平滑化という一つの工程を増やす
のみで、ゲート電極の加工時に、オーバエッチングによ
ってゲート絶縁膜までエッチングされ、下地の基板がえ
ぐられるという不具合を簡単に防止できるものである。
下地段差による実際の堆積膜厚よりも厚い領域を、ゲー
ト電極のパターニング前に除去するようにしている。こ
れにより、異方性エッチング時のエッチング量を、実際
に堆積された導電層の厚さが十分に除去される時間、ま
たはそれ以下とすることができ、このエッチング量によ
って基板上のすべての領域についてのエッチングが可能
となる。したがって、平滑化という一つの工程を増やす
のみで、ゲート電極の加工時に、オーバエッチングによ
ってゲート絶縁膜までエッチングされ、下地の基板がえ
ぐられるという不具合を簡単に防止できるものである。
【００５５】しかも、導電層の上面を研磨により平滑化
するようにしているため、その分、エッチングにかかる
時間が従来に比べて短くて済むものである。また、ゲー
ト電極と配線との厚さを変えながらもそれぞれの上面の
高さをそろえることが可能となるため、多層配線を形成
する場合の、上層配線のパターニングおよび上層配線と
のコンタクトのためのホールの形成を容易に行い得るも
のである。
するようにしているため、その分、エッチングにかかる
時間が従来に比べて短くて済むものである。また、ゲー
ト電極と配線との厚さを変えながらもそれぞれの上面の
高さをそろえることが可能となるため、多層配線を形成
する場合の、上層配線のパターニングおよび上層配線と
のコンタクトのためのホールの形成を容易に行い得るも
のである。
【００５６】なお、上記各実施例においては、導電層の
上面を研磨により平滑化する場合について説明したが、
これに限らず、たとえば導電層の上にレジストを形成し
て平滑化させることも考えられるが、この場合、エッチ
ングのための時間が少し長くなる。
上面を研磨により平滑化する場合について説明したが、
これに限らず、たとえば導電層の上にレジストを形成し
て平滑化させることも考えられるが、この場合、エッチ
ングのための時間が少し長くなる。
【００５７】また、ＭＯＳトランジスタのゲート電極な
どを形成する場合に限らず、たとえばスタック型構造の
ＤＲＡＭにおけるメタル配線の形成の際にも同様に適用
できる。
どを形成する場合に限らず、たとえばスタック型構造の
ＤＲＡＭにおけるメタル配線の形成の際にも同様に適用
できる。
【００５８】図５は、第４の実施例にかかるスタック型
構造のＤＲＡＭを概略的に示すものである。なお、同図
（ａ）はＤＲＡＭの概略構成を示す平面図、同図（ｂ）
は同じくＡ−Ａ´線に沿う断面図、同図（ｃ）は同じく
Ｂ−Ｂ´線に沿う断面図である。
構造のＤＲＡＭを概略的に示すものである。なお、同図
（ａ）はＤＲＡＭの概略構成を示す平面図、同図（ｂ）
は同じくＡ−Ａ´線に沿う断面図、同図（ｃ）は同じく
Ｂ−Ｂ´線に沿う断面図である。
【００５９】すなわち、このＤＲＡＭは、たとえばメモ
リセル部５１と周辺回路部５２とを１構成単位とし、こ
れら複数（図では便宜上１単位分しか示していない）の
メモリセル部５１と周辺回路部５２とが半導体基板５３
上に交互に配置された構成とされている。
リセル部５１と周辺回路部５２とを１構成単位とし、こ
れら複数（図では便宜上１単位分しか示していない）の
メモリセル部５１と周辺回路部５２とが半導体基板５３
上に交互に配置された構成とされている。
【００６０】メモリセル部５１は、たとえば複数のメモ
リセルアレイ領域５１ａからなり、メモリセルアレイ領
域５１ａのそれぞれは数セル分のキャパシタ５１ｂおよ
びスイッチング用のＭＯＳトランジスタ（図示していな
い）が集積されてなる構成とされている。
リセルアレイ領域５１ａからなり、メモリセルアレイ領
域５１ａのそれぞれは数セル分のキャパシタ５１ｂおよ
びスイッチング用のＭＯＳトランジスタ（図示していな
い）が集積されてなる構成とされている。
【００６１】また、メモリセル部５１には、各メモリセ
ルアレイ領域５１ａを縦断するようにして、たとえばポ
リシリコンにより形成される複数本のワード線５４が設
けられている。
ルアレイ領域５１ａを縦断するようにして、たとえばポ
リシリコンにより形成される複数本のワード線５４が設
けられている。
【００６２】さらに、メモリセル部５１には、各メモリ
セルアレイ領域５１ａをそれぞれ横断するようにして、
たとえば上記周辺回路部５２からのビット線５５が接続
されている。
セルアレイ領域５１ａをそれぞれ横断するようにして、
たとえば上記周辺回路部５２からのビット線５５が接続
されている。
【００６３】そして、ワード線５４とビット線５５との
交点のそれぞれに、メモリセルアレイ領域５１ａにおけ
る各セルのスイッチング用のＭＯＳトランジスタが接続
されるようになっている。
交点のそれぞれに、メモリセルアレイ領域５１ａにおけ
る各セルのスイッチング用のＭＯＳトランジスタが接続
されるようになっている。
【００６４】すなわち、メモリセルのそれぞれは、スイ
ッチング用のトランジスタとこのトランジスタに接続さ
れたキャパシタ５１ｂとからなり、ゲートがワード線５
４に個々に接続され、ドレインがビット線５５に個々に
接続されるとともに、ソースがキャパシタ５１ｂを介し
てアース電位に接続されている。
ッチング用のトランジスタとこのトランジスタに接続さ
れたキャパシタ５１ｂとからなり、ゲートがワード線５
４に個々に接続され、ドレインがビット線５５に個々に
接続されるとともに、ソースがキャパシタ５１ｂを介し
てアース電位に接続されている。
【００６５】周辺回路部５２は、各セルのスイッチング
用のＭＯＳトランジスタを選択的にオン・オフするため
の行／列デコーダや、入出力増幅回路（いずれも図示し
ていない）などからなっている。
用のＭＯＳトランジスタを選択的にオン・オフするため
の行／列デコーダや、入出力増幅回路（いずれも図示し
ていない）などからなっている。
【００６６】たとえば、データの読み出しに際しては、
対象とするセルの接続されているワード線５４が行デコ
ーダにより、またビット線５５が列デコーダにより、そ
れぞれ高電圧に設定される。
対象とするセルの接続されているワード線５４が行デコ
ーダにより、またビット線５５が列デコーダにより、そ
れぞれ高電圧に設定される。
【００６７】すると、そのワード線５４につながる行方
向のすべてのセルのスイッチング用ＭＯＳトランジスタ
がオンとなり、そのうちの、上記ビット線５５につなが
る列方向のセルに対応するスイッチング用ＭＯＳトラン
ジスタのドレイン，ソース間に電流が流れる。
向のすべてのセルのスイッチング用ＭＯＳトランジスタ
がオンとなり、そのうちの、上記ビット線５５につなが
る列方向のセルに対応するスイッチング用ＭＯＳトラン
ジスタのドレイン，ソース間に電流が流れる。
【００６８】これにより、そのセルに記憶されているデ
ータ、つまりキャパシタ５１ｂの電荷が入出力増幅回路
を介して読み出される。また、データの書き込みに際し
ても同様に行われる。
ータ、つまりキャパシタ５１ｂの電荷が入出力増幅回路
を介して読み出される。また、データの書き込みに際し
ても同様に行われる。
【００６９】このような構成のＤＲＡＭ（スタック型構
造）においては、上記キャパシタ５１ｂなどの存在によ
り、メモリセル部５１の各メモリセルアレイ領域５１ａ
は他の部分（たとえば、周辺回路部５３）に比較して厚
く、段差を持って形成されるようになっている。
造）においては、上記キャパシタ５１ｂなどの存在によ
り、メモリセル部５１の各メモリセルアレイ領域５１ａ
は他の部分（たとえば、周辺回路部５３）に比較して厚
く、段差を持って形成されるようになっている。
【００７０】なお、上記キャパシタ５１ｂ、上記ワード
線５４、および上記ビット線５５の相互間には、たとえ
ば二酸化シリコン膜５６が設けられている。一方、メモ
リセル部５１の上部には上記各ワード線５４の配線抵抗
を下げるための裏打ち（シャント）用のメタル配線（導
電体）５７が、また周辺回路部５２の上部には上記ビッ
ト線５５につながるメタル配線（導電体）５８が、それ
ぞれ二酸化シリコン膜５９を介して設けられている。
線５４、および上記ビット線５５の相互間には、たとえ
ば二酸化シリコン膜５６が設けられている。一方、メモ
リセル部５１の上部には上記各ワード線５４の配線抵抗
を下げるための裏打ち（シャント）用のメタル配線（導
電体）５７が、また周辺回路部５２の上部には上記ビッ
ト線５５につながるメタル配線（導電体）５８が、それ
ぞれ二酸化シリコン膜５９を介して設けられている。
【００７１】この二酸化シリコン膜５９の膜厚は、たと
えば４０００オングストローム以上とされる。裏打ち用
のメタル配線５７は、たとえばメモリセル部５１のメモ
リセルアレイ領域５１ａの相互間において、二酸化シリ
コン膜５６，５９に形成されるコンタクトホール６０を
介して、上記ワード線５４のそれぞれと接続されてい
る。
えば４０００オングストローム以上とされる。裏打ち用
のメタル配線５７は、たとえばメモリセル部５１のメモ
リセルアレイ領域５１ａの相互間において、二酸化シリ
コン膜５６，５９に形成されるコンタクトホール６０を
介して、上記ワード線５４のそれぞれと接続されてい
る。
【００７２】メタル配線５８は、たとえば周辺回路部５
２において、二酸化シリコン膜５９に形成されるコンタ
クトホール６１を介して、上記ビット線５５と接続され
ている。
２において、二酸化シリコン膜５９に形成されるコンタ
クトホール６１を介して、上記ビット線５５と接続され
ている。
【００７３】上記メタル配線５７，５８は、たとえばワ
ード線５４を形成するポリシリコンよりも配線抵抗の小
さいアルミニウム（Ａｌ）などを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、後述するレジストをマスクとする異方性エッ
チングによって形成されるようになっている。
ード線５４を形成するポリシリコンよりも配線抵抗の小
さいアルミニウム（Ａｌ）などを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、後述するレジストをマスクとする異方性エッ
チングによって形成されるようになっている。
【００７４】この場合、導電層の上面の高さが一平面内
となるように加工した後、メタル配線５７，５８のパタ
ーニングを行うようになっており、メモリセル部５１の
ワード線５４を裏打ちするメタル配線５７の膜厚は、メ
タル配線５８の膜厚よりも下地段差分だけ薄くなってい
る。
となるように加工した後、メタル配線５７，５８のパタ
ーニングを行うようになっており、メモリセル部５１の
ワード線５４を裏打ちするメタル配線５７の膜厚は、メ
タル配線５８の膜厚よりも下地段差分だけ薄くなってい
る。
【００７５】これは、メモリセル部５１のワード線５４
を裏打ちするメタル配線５７の配線容量を考えるとき、
有利となる。逆に、周辺回路部５２におけるメタル配線
５８は、下地段差がない分だけメタル配線５７よりも必
然的に厚くなっており、大電流を流す際の低抵抗化、お
よび信頼性の向上化のためにはたいへん望ましい。
を裏打ちするメタル配線５７の配線容量を考えるとき、
有利となる。逆に、周辺回路部５２におけるメタル配線
５８は、下地段差がない分だけメタル配線５７よりも必
然的に厚くなっており、大電流を流す際の低抵抗化、お
よび信頼性の向上化のためにはたいへん望ましい。
【００７６】また、メモリセル部５１および周辺回路部
５２の上層には、層間絶縁膜６２を介して、上記ビット
線５５に沿って多層配線を形成する上層配線６３が設け
られている。
５２の上層には、層間絶縁膜６２を介して、上記ビット
線５５に沿って多層配線を形成する上層配線６３が設け
られている。
【００７７】この上層配線６３は、上記層間絶縁膜６２
の表面を平坦化した後に、たとえばＡｌをパターニング
することにより形成されるもので、メモリセル部５１の
各メモリセルアレイ領域５１ａにおいては、上記ワード
線５４を裏打ちするためのメタル配線５７のそれぞれと
コンタクトホール６４を介して接続され、周辺回路部５
２においては、上記メタル配線５８とコンタクトホール
６５を介して接続されている。
の表面を平坦化した後に、たとえばＡｌをパターニング
することにより形成されるもので、メモリセル部５１の
各メモリセルアレイ領域５１ａにおいては、上記ワード
線５４を裏打ちするためのメタル配線５７のそれぞれと
コンタクトホール６４を介して接続され、周辺回路部５
２においては、上記メタル配線５８とコンタクトホール
６５を介して接続されている。
【００７８】すなわち、平坦化された層間絶縁膜６２に
上層配線６３とのコンタクトのためのホールが開孔さ
れ、この後、たとえばＡｌが一様に堆積されて後述する
レジストをマスクとする異方性エッチングにより所定の
形状にパターニングされることで、コンタクトホール６
４，６５および上層配線６３は形成される。
上層配線６３とのコンタクトのためのホールが開孔さ
れ、この後、たとえばＡｌが一様に堆積されて後述する
レジストをマスクとする異方性エッチングにより所定の
形状にパターニングされることで、コンタクトホール６
４，６５および上層配線６３は形成される。
【００７９】この場合、上記メタル配線５７，５８の上
面の高さが一平面内となるようにあらかじめ加工されて
いるため、層間絶縁膜６２の表面の平坦化は容易に可能
であり、上層配線６３のパターニングを簡単に行い得
る。
面の高さが一平面内となるようにあらかじめ加工されて
いるため、層間絶縁膜６２の表面の平坦化は容易に可能
であり、上層配線６３のパターニングを簡単に行い得
る。
【００８０】また、上記メタル配線５７，５８までの深
さが均一となって、コンタクトホール６４，６５も簡単
に形成することができる。そして、メモリセル部５１お
よび周辺回路部５２の最上部にはパッシベーション膜６
６が形成されて、素子の表面が保護された構成とされて
いる。
さが均一となって、コンタクトホール６４，６５も簡単
に形成することができる。そして、メモリセル部５１お
よび周辺回路部５２の最上部にはパッシベーション膜６
６が形成されて、素子の表面が保護された構成とされて
いる。
【００８１】次に、上記したＤＲＡＭの製造方法につい
て説明する。図６は、上記した第４の実施例にかかるＤ
ＲＡＭの製造工程の概略を示すものである。なお、ここ
では図５のＡ−Ａ´線に沿う断面を用いて説明する。
て説明する。図６は、上記した第４の実施例にかかるＤ
ＲＡＭの製造工程の概略を示すものである。なお、ここ
では図５のＡ−Ａ´線に沿う断面を用いて説明する。
【００８２】たとえば、半導体基板５３上に、メモリセ
ル部５１の各メモリセルアレイ領域５１ａにおけるセル
（キャパシタ５１ｂと図示せぬＭＯＳトランジスタとか
らなる）、周辺回路部５２、ワード線５４、二酸化シリ
コン膜５６、およびビット線５５などが段差を持って形
成された後、二酸化シリコン膜５９が形成される（同図
（ａ））。
ル部５１の各メモリセルアレイ領域５１ａにおけるセル
（キャパシタ５１ｂと図示せぬＭＯＳトランジスタとか
らなる）、周辺回路部５２、ワード線５４、二酸化シリ
コン膜５６、およびビット線５５などが段差を持って形
成された後、二酸化シリコン膜５９が形成される（同図
（ａ））。
【００８３】続いて、上記周辺回路部５２の二酸化シリ
コン膜５９にビット線５５とのコンタクトのためのホー
ルが開孔された後（メモリセル部５１の各メモリセルア
レイ領域５１ａの相互間においては、上記ワード線５４
とのコンタクトのためのホールが同様に開孔される）、
ポリシリコンよりも配線抵抗の小さいＡｌなどを材料と
する導電層６７が、上記二酸化シリコン膜５９上に一様
に堆積される（同図（ｂ））。
コン膜５９にビット線５５とのコンタクトのためのホー
ルが開孔された後（メモリセル部５１の各メモリセルア
レイ領域５１ａの相互間においては、上記ワード線５４
とのコンタクトのためのホールが同様に開孔される）、
ポリシリコンよりも配線抵抗の小さいＡｌなどを材料と
する導電層６７が、上記二酸化シリコン膜５９上に一様
に堆積される（同図（ｂ））。
【００８４】この場合、Ａｌなどの金属材料がスパッタ
などにより堆積されることで、上記ホール内に埋め込ま
れてコンタクトホール６０，６１が形成されるととも
に、メモリセル部５１のワード線５４を裏打ちするため
のメタル配線５７、および上記周辺回路部５２のメタル
配線５８を形成するための導電層６７が成膜される。
などにより堆積されることで、上記ホール内に埋め込ま
れてコンタクトホール６０，６１が形成されるととも
に、メモリセル部５１のワード線５４を裏打ちするため
のメタル配線５７、および上記周辺回路部５２のメタル
配線５８を形成するための導電層６７が成膜される。
【００８５】上記二酸化シリコン膜５９上に堆積された
導電層６７は、たとえば表面研磨法により、その表面が
徐々にエッチングされて除去され、上面の高さが一定と
なるように加工される（同図（ｃ））。
導電層６７は、たとえば表面研磨法により、その表面が
徐々にエッチングされて除去され、上面の高さが一定と
なるように加工される（同図（ｃ））。
【００８６】すなわち、半導体基板５３上には、メモリ
セル部５１による下地段差が存在するため、これに沿っ
て導電層６７が堆積されることによって生じる、実際の
堆積膜厚よりも厚い領域があらかじめ十分に除去され
る。
セル部５１による下地段差が存在するため、これに沿っ
て導電層６７が堆積されることによって生じる、実際の
堆積膜厚よりも厚い領域があらかじめ十分に除去され
る。
【００８７】これにより、基板５３上のすべての領域に
ついて、メタル配線５７，５８をパターニングする直前
の導電層６７の膜厚を、実際に堆積された導電層６７の
厚さと同じか、それ以下とすることができる。
ついて、メタル配線５７，５８をパターニングする直前
の導電層６７の膜厚を、実際に堆積された導電層６７の
厚さと同じか、それ以下とすることができる。
【００８８】したがって、後の、メタル配線加工時の異
方性エッチングの際のエッチング量を、周辺回路部５２
での導電層６７の厚さが十分に除去される時間に設定す
ることにより、メタル配線５７，５８の形成が容易に可
能となる。
方性エッチングの際のエッチング量を、周辺回路部５２
での導電層６７の厚さが十分に除去される時間に設定す
ることにより、メタル配線５７，５８の形成が容易に可
能となる。
【００８９】なお、この実施例の場合、導電層６７の下
の二酸化シリコン膜５９は十分に厚く形成されるため、
二酸化シリコン膜５９の下地までが誤ってエッチングさ
れることはない。
の二酸化シリコン膜５９は十分に厚く形成されるため、
二酸化シリコン膜５９の下地までが誤ってエッチングさ
れることはない。
【００９０】また、メモリセル部５１の二酸化シリコン
膜５９は少し削られるが、導電層６７と二酸化シリコン
膜５９とのエッチングレートが異なるため、その量は極
めて少なく、素子の特性に影響することもない。
膜５９は少し削られるが、導電層６７と二酸化シリコン
膜５９とのエッチングレートが異なるため、その量は極
めて少なく、素子の特性に影響することもない。
【００９１】さらには、導電層６７の上面の高さが一平
面内となるようにあらかじめ加工されることで、導電層
６７の膜厚を局所的に変えることができるようになる。
たとえば、メモリセル部５１上の導電層６７の膜厚を薄
く、周辺回路部５２上の導電層６７の膜厚を厚くできる
ようになる。
面内となるようにあらかじめ加工されることで、導電層
６７の膜厚を局所的に変えることができるようになる。
たとえば、メモリセル部５１上の導電層６７の膜厚を薄
く、周辺回路部５２上の導電層６７の膜厚を厚くできる
ようになる。
【００９２】この結果、後の、メタル配線加工時におい
て、メモリセル部５１と周辺回路部５２とで、それぞれ
膜厚の異なるメタル配線５７，５８を形成することが可
能となる。
て、メモリセル部５１と周辺回路部５２とで、それぞれ
膜厚の異なるメタル配線５７，５８を形成することが可
能となる。
【００９３】しかる後、リソグラフィによってレジスト
６８がパターニングされ、このレジスト６８をマスクに
して異方性エッチングが行われる（同図（ｄ））。これ
により、メモリセル部５１においては、周辺回路部５２
におけるメタル配線５８よりも薄い裏打ち用のメタル配
線５７が、また周辺回路部５２においては、メモリセル
部５１における裏打ち用のメタル配線５７よりも厚いメ
タル配線５８が、それぞれ形成される。
６８がパターニングされ、このレジスト６８をマスクに
して異方性エッチングが行われる（同図（ｄ））。これ
により、メモリセル部５１においては、周辺回路部５２
におけるメタル配線５８よりも薄い裏打ち用のメタル配
線５７が、また周辺回路部５２においては、メモリセル
部５１における裏打ち用のメタル配線５７よりも厚いメ
タル配線５８が、それぞれ形成される。
【００９４】そして、上記レジスト６８を除去した後、
層間絶縁膜６２の堆積および平坦化、上層配線６３との
コンタクトのためのホールの開孔、金属材料の堆積によ
るコンタクトホール６４，６５の形成、上層配線６３の
パターニング、さらにはパッシベーション膜６６の形成
などが行われることにより、前記の図５に示したＤＲＡ
Ｍがかたちづくられる。
層間絶縁膜６２の堆積および平坦化、上層配線６３との
コンタクトのためのホールの開孔、金属材料の堆積によ
るコンタクトホール６４，６５の形成、上層配線６３の
パターニング、さらにはパッシベーション膜６６の形成
などが行われることにより、前記の図５に示したＤＲＡ
Ｍがかたちづくられる。
【００９５】この場合、上記メタル配線５７，５８の上
面の高さが一定とされているため、層間絶縁膜６２の表
面の平坦化が容易で、しかも上層配線６３とのコンタク
トの深さを一様とすることが可能となり、上層配線６３
のパターニングおよびコンタクトホール６４，６５の形
成が簡単に行えるものである。
面の高さが一定とされているため、層間絶縁膜６２の表
面の平坦化が容易で、しかも上層配線６３とのコンタク
トの深さを一様とすることが可能となり、上層配線６３
のパターニングおよびコンタクトホール６４，６５の形
成が簡単に行えるものである。
【００９６】上記したように、この第４の実施例によれ
ば、導電層の上面をあらかじめ平滑化し、導電体の上面
を同一平面として形成できるようにしているため、デバ
イス特性の最適化のために、メタル配線の膜厚を局所的
に変えながらも、多層配線を形成する場合の、上層配線
のパターニングおよびコンタクトホールの形成が容易に
可能となる。
ば、導電層の上面をあらかじめ平滑化し、導電体の上面
を同一平面として形成できるようにしているため、デバ
イス特性の最適化のために、メタル配線の膜厚を局所的
に変えながらも、多層配線を形成する場合の、上層配線
のパターニングおよびコンタクトホールの形成が容易に
可能となる。
【００９７】すなわち、メモリセル部での導電層の膜厚
と周辺回路部での導電層の膜厚とを変化させながらも、
導電層の上面の高さをそろえることにより、メタル配線
上の層間絶縁膜の表面の平坦化が容易となるとともに、
上層配線とのコンタクトの深さを一様とすることが可能
となるため、上層配線のパターニングおよびコンタクト
ホールの形成が簡単に行えるようになるものである。
と周辺回路部での導電層の膜厚とを変化させながらも、
導電層の上面の高さをそろえることにより、メタル配線
上の層間絶縁膜の表面の平坦化が容易となるとともに、
上層配線とのコンタクトの深さを一様とすることが可能
となるため、上層配線のパターニングおよびコンタクト
ホールの形成が簡単に行えるようになるものである。
【００９８】しかも、配線抵抗を下げるために薄くした
いメタル配線と、大電流を流すために低抵抗化したり、
信頼性の向上のために厚くしたいメタル配線とを、それ
ぞれ形成することが可能となるなど、より最適なデバイ
ス特性が得られるようになる。
いメタル配線と、大電流を流すために低抵抗化したり、
信頼性の向上のために厚くしたいメタル配線とを、それ
ぞれ形成することが可能となるなど、より最適なデバイ
ス特性が得られるようになる。
【００９９】特に、高集積化にともなってキャパシタの
高さが増えつつあるスタック型構造のＤＲＡＭにおい
て、非常に有用である。なお、上記したメタル配線の上
面の高さを一定にそろえる方法としては、導電層の表面
を研磨することにより行う方法に限らず、たとえばメタ
ル配線の埋め込みによって行うようにすることもでき
る。
高さが増えつつあるスタック型構造のＤＲＡＭにおい
て、非常に有用である。なお、上記したメタル配線の上
面の高さを一定にそろえる方法としては、導電層の表面
を研磨することにより行う方法に限らず、たとえばメタ
ル配線の埋め込みによって行うようにすることもでき
る。
【０１００】この、メタル配線を埋め込むことによって
上面の高さを一定にそろえる方法について、以下に説明
する。図７，図８は、第５の実施例にかかるＤＲＡＭの
製造工程の概略を示すものである。なお、ここでは図５
のＡ−Ａ´線に沿う断面を用いて説明する。
上面の高さを一定にそろえる方法について、以下に説明
する。図７，図８は、第５の実施例にかかるＤＲＡＭの
製造工程の概略を示すものである。なお、ここでは図５
のＡ−Ａ´線に沿う断面を用いて説明する。
【０１０１】たとえば、半導体基板５３上に、メモリセ
ル部５１の各メモリセルアレイ領域５１ａにおけるセル
（キャパシタ５１ｂと図示せぬＭＯＳトランジスタとか
らなる）、周辺回路部５２、ワード線５４、二酸化シリ
コン膜５６、およびビット線５５などが段差を持って形
成された後、二酸化シリコン膜５９が形成される。
ル部５１の各メモリセルアレイ領域５１ａにおけるセル
（キャパシタ５１ｂと図示せぬＭＯＳトランジスタとか
らなる）、周辺回路部５２、ワード線５４、二酸化シリ
コン膜５６、およびビット線５５などが段差を持って形
成された後、二酸化シリコン膜５９が形成される。
【０１０２】また、上記周辺回路部５２の二酸化シリコ
ン膜５９にビット線５５とのコンタクトのためのホール
が開孔された後（メモリセル部５１の各メモリセルアレ
イ領域５１ａの相互間においては、上記ワード線５４と
のコンタクトのためのホールが同様に開孔される）、層
間絶縁膜６２が上記二酸化シリコン膜５９上に一様に堆
積される（以上、図７（ａ））。
ン膜５９にビット線５５とのコンタクトのためのホール
が開孔された後（メモリセル部５１の各メモリセルアレ
イ領域５１ａの相互間においては、上記ワード線５４と
のコンタクトのためのホールが同様に開孔される）、層
間絶縁膜６２が上記二酸化シリコン膜５９上に一様に堆
積される（以上、図７（ａ））。
【０１０３】上記二酸化シリコン膜５９上に堆積された
層間絶縁膜６２は、たとえば表面研磨法により、その表
面が徐々にエッチングされて除去され、上面の高さが一
定となるように加工される（図７（ｂ））。
層間絶縁膜６２は、たとえば表面研磨法により、その表
面が徐々にエッチングされて除去され、上面の高さが一
定となるように加工される（図７（ｂ））。
【０１０４】しかる後、リソグラフィによってレジスト
７１がパターニングされ、このレジスト７１をマスクに
して異方性エッチングが行われる。これにより、メモリ
セル部５１において、上記ワード線５４を裏打ちするた
めのメタル配線を埋め込むための第１の溝７２が、層間
絶縁膜６２を貫通するようにして開孔される（図７
（ｃ））。
７１がパターニングされ、このレジスト７１をマスクに
して異方性エッチングが行われる。これにより、メモリ
セル部５１において、上記ワード線５４を裏打ちするた
めのメタル配線を埋め込むための第１の溝７２が、層間
絶縁膜６２を貫通するようにして開孔される（図７
（ｃ））。
【０１０５】そして、上記レジスト７１が除去された
後、再度、レジスト７３がパターニングされ、このレジ
スト７３をマスクにして異方性エッチングが行われる。
これにより、周辺回路部５２において、上記ビット線５
５と接続されるメタル配線を埋め込むための、上記第１
の溝７２よりも深い第２の溝７４が、層間絶縁膜６２を
貫通するようにして開孔される（図８（ａ））。
後、再度、レジスト７３がパターニングされ、このレジ
スト７３をマスクにして異方性エッチングが行われる。
これにより、周辺回路部５２において、上記ビット線５
５と接続されるメタル配線を埋め込むための、上記第１
の溝７２よりも深い第２の溝７４が、層間絶縁膜６２を
貫通するようにして開孔される（図８（ａ））。
【０１０６】この後、レジスト７３が除去され、ポリシ
リコンよりも配線抵抗の小さいＡｌなどを材料とする導
電層が、上記層間絶縁膜６２上に一様に堆積される。こ
の場合、Ａｌなどの金属材料がスパッタなどにより堆積
されることで、上記ホール内に埋め込まれてコンタクト
ホール６０，６１が形成される。
リコンよりも配線抵抗の小さいＡｌなどを材料とする導
電層が、上記層間絶縁膜６２上に一様に堆積される。こ
の場合、Ａｌなどの金属材料がスパッタなどにより堆積
されることで、上記ホール内に埋め込まれてコンタクト
ホール６０，６１が形成される。
【０１０７】また、上記層間絶縁膜６２上に堆積された
導電層は、たとえば表面研磨法により、その表面が徐々
にエッチングされて除去され、上面の高さが一定となる
ように加工される。
導電層は、たとえば表面研磨法により、その表面が徐々
にエッチングされて除去され、上面の高さが一定となる
ように加工される。
【０１０８】これにより、メモリセル部５１のワード線
５４を裏打ちするためのメタル配線５７、および上記周
辺回路部５２のメタル配線５８が、それぞれの溝７２，
７４内に埋め込まれる形で形成される（図８（ｂ））。
５４を裏打ちするためのメタル配線５７、および上記周
辺回路部５２のメタル配線５８が、それぞれの溝７２，
７４内に埋め込まれる形で形成される（図８（ｂ））。
【０１０９】このようにして、上面の高さが一定とされ
たメタル配線５７，５８がそれぞれ形成されると、層間
絶縁膜６２の堆積および平坦化、上層配線６３とのコン
タクトのためのホールの開孔、金属材料の堆積によるコ
ンタクトホール６４，６５の形成、上層配線６３のパタ
ーニング、さらにはパッシベーション膜６６の形成が同
様にして行われることにより、前記の図５に示したＤＲ
ＡＭがかたちづくられる。
たメタル配線５７，５８がそれぞれ形成されると、層間
絶縁膜６２の堆積および平坦化、上層配線６３とのコン
タクトのためのホールの開孔、金属材料の堆積によるコ
ンタクトホール６４，６５の形成、上層配線６３のパタ
ーニング、さらにはパッシベーション膜６６の形成が同
様にして行われることにより、前記の図５に示したＤＲ
ＡＭがかたちづくられる。
【０１１０】この実施例の場合にも、上記メタル配線５
７，５８の上面の高さが一定とされているため、層間絶
縁膜６２の表面の平坦化が容易で、しかも上層配線６３
とのコンタクトの深さを一様とすることが可能となり、
上層配線６３のパターニングおよびコンタクトホール６
４，６５の形成が簡単に行えるものである。
７，５８の上面の高さが一定とされているため、層間絶
縁膜６２の表面の平坦化が容易で、しかも上層配線６３
とのコンタクトの深さを一様とすることが可能となり、
上層配線６３のパターニングおよびコンタクトホール６
４，６５の形成が簡単に行えるものである。
【０１１１】また、メモリセル部５１においては、周辺
回路部５２におけるメタル配線５８よりも薄い裏打ち用
のメタル配線５７が、また周辺回路部５２においては、
メモリセル部５１における裏打ち用のメタル配線５７よ
りも厚いメタル配線５８がそれぞれ形成され、デバイス
特性の最適化も図れる。
回路部５２におけるメタル配線５８よりも薄い裏打ち用
のメタル配線５７が、また周辺回路部５２においては、
メモリセル部５１における裏打ち用のメタル配線５７よ
りも厚いメタル配線５８がそれぞれ形成され、デバイス
特性の最適化も図れる。
【０１１２】このように、上記した第５の実施例によれ
ば、表面が平坦化された層間絶縁膜に深さの異なる溝を
形成しておき、この溝内にメタル配線を埋め込むことに
よっても、デバイス特性の最適化のために、メタル配線
の膜厚を局所的に変えながらも、メタル配線の上面の高
さを同一平面上にそろえることが可能となる。
ば、表面が平坦化された層間絶縁膜に深さの異なる溝を
形成しておき、この溝内にメタル配線を埋め込むことに
よっても、デバイス特性の最適化のために、メタル配線
の膜厚を局所的に変えながらも、メタル配線の上面の高
さを同一平面上にそろえることが可能となる。
【０１１３】したがって、前述の第４の実施例と同様
に、多層配線を形成する場合の、上層配線のパターニン
グおよびコンタクトホールの形成が容易に可能となるも
のである。
に、多層配線を形成する場合の、上層配線のパターニン
グおよびコンタクトホールの形成が容易に可能となるも
のである。
【０１１４】なお、この第５の実施例の場合、メタル配
線の埋め込みは同一工程により同時に行うものに限ら
ず、別工程に分けて行う、つまり第１の溝内への埋め込
みの後、第２の溝の形成および埋め込みを行うようにす
ることも可能である。
線の埋め込みは同一工程により同時に行うものに限ら
ず、別工程に分けて行う、つまり第１の溝内への埋め込
みの後、第２の溝の形成および埋め込みを行うようにす
ることも可能である。
【０１１５】また、ＤＲＡＭにのみ適用されるものでは
なく、スタック型構造を有する他の半導体装置にも容易
に適用できる。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
なく、スタック型構造を有する他の半導体装置にも容易
に適用できる。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【０１１６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、不必要に工程数を増やすことなく、半導体基板がエ
ッチングされるのを簡単に防止することができ、素子の
特性が変化するのを容易に回避し得る半導体装置および
その製造方法を提供できる。
ば、不必要に工程数を増やすことなく、半導体基板がエ
ッチングされるのを簡単に防止することができ、素子の
特性が変化するのを容易に回避し得る半導体装置および
その製造方法を提供できる。
【０１１７】また、この発明によれば、導電体の厚さを
局所的に変えながらも、導電体の上面の高さをそろえる
ことができ、多層配線の形成に適した半導体装置および
その製造方法を提供できる。
局所的に変えながらも、導電体の上面の高さをそろえる
ことができ、多層配線の形成に適した半導体装置および
その製造方法を提供できる。
【図１】この発明の第１の実施例にかかるＭＯＳトラン
ジスタの構造を概略的に示す断面図。
ジスタの構造を概略的に示す断面図。
【図２】同じく、ＭＯＳトランジスタの製造にかかる各
工程の概略を説明するために示す図。
工程の概略を説明するために示す図。
【図３】この発明の第２の実施例にかかるＭＯＳトラン
ジスタの製造工程の概略を説明するために示す図。
ジスタの製造工程の概略を説明するために示す図。
【図４】この発明の第３の実施例にかかるＭＯＳトラン
ジスタの製造工程の概略を説明するために示す図。
ジスタの製造工程の概略を説明するために示す図。
【図５】この発明の第４の実施例にかかるＤＲＡＭの構
造を概略的に示す構成図。
造を概略的に示す構成図。
【図６】同じく、ＤＲＡＭの製造にかかる各工程の概略
を説明するために示す図。
を説明するために示す図。
【図７】この発明の第５の実施例にかかるＤＲＡＭの製
造工程の概略を説明するために示す第１の図。
造工程の概略を説明するために示す第１の図。
【図８】同じく、第５の実施例にかかるＤＲＡＭの製造
工程の概略を説明するために示す第２の図。
工程の概略を説明するために示す第２の図。
【図９】従来技術とその問題点を説明するために示すＭ
ＯＳトランジスタの製造にかかる各工程の概略図。
ＯＳトランジスタの製造にかかる各工程の概略図。
１０，２０…Ｐ型半導体基板、１１…素子分離用酸化
膜、１２，２２…ゲート酸化膜、１３，２３…導電層、
１４，２４…レジスト、１５ａ，２５…ゲート電極、１
６…拡散領域、２１…窒化シリコン膜、３１…金属シリ
サイド層、５１…メモリセル部、５１ａ…メモリセルア
レイ領域、５１ｂ…キャパシタ、５２…周辺回路部、５
３…半導体基板、５４…ワード線、５５…ビット線、５
７，５８…メタル配線、６２…層間絶縁膜、６３…上層
配線、６７…導電層、６８，７１，７３…レジスト、７
２…第１の溝、７４…第２の溝。
膜、１２，２２…ゲート酸化膜、１３，２３…導電層、
１４，２４…レジスト、１５ａ，２５…ゲート電極、１
６…拡散領域、２１…窒化シリコン膜、３１…金属シリ
サイド層、５１…メモリセル部、５１ａ…メモリセルア
レイ領域、５１ｂ…キャパシタ、５２…周辺回路部、５
３…半導体基板、５４…ワード線、５５…ビット線、５
７，５８…メタル配線、６２…層間絶縁膜、６３…上層
配線、６７…導電層、６８，７１，７３…レジスト、７
２…第１の溝、７４…第２の溝。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7514−4Ｍ Ｈ０１Ｌ 21/88 Ａ 7514−4Ｍ Ｐ 7210−4Ｍ 27/10 ３２５ Ｓ 9054−4Ｍ 29/78 ３０１ Ｙ
Claims (24)
- 【請求項１】 部分的に段差が設けられてなる半導体装
置において、 段差部分上に配設される導電体の上面および非段差部分
上に配設される導電体の上面が、互いに同一の高さの平
面に広がって形成されてなることを特徴とする半導体装
置。 - 【請求項２】 前記導電体は、金属材料からなることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板と、 この半導体基板上に形成された段差と、 この段差に沿って前記基板上に形成され、かつ上面が平
滑化された導電層を用いて形成された導電体とを具備し
たことを特徴とする半導体装置。 - 【請求項４】 前記半導体基板上の段差は、素子分離領
域によって形成されることを特徴とする請求項３に記載
の半導体装置。 - 【請求項５】 前記段差以外の前記半導体基板上に形成
される導電体が、ＭＯＳトランジスタのゲート電極であ
ることを特徴とする請求項３に記載の半導体装置。 - 【請求項６】 前記半導体基板上の段差は、メモリセル
アレイ領域によって形成されることを特徴とする請求項
３に記載の半導体装置。 - 【請求項７】 前記段差上に形成される導電体が、メモ
リのワード線を裏打ち（シャント）するための配線であ
ることを特徴とする請求項３に記載の半導体装置。 - 【請求項８】 半導体基板上に段差を形成する工程と、 この段差に沿って導電層を形成する工程と、 その導電層の上面を平滑化する工程と、 この平滑化された前記導電層をパターニングして導電体
を形成する工程とからなることを特徴とする半導体装置
の製造方法。 - 【請求項９】 前記工程により形成される段差は、素子
分離領域であることを特徴とする請求項８に記載の半導
体装置の製造方法。 - 【請求項１０】 前記工程により前記段差以外の前記半
導体基板上に形成される導電体が、ＭＯＳトランジスタ
のゲート電極であることを特徴とする請求項８に記載の
半導体装置の製造方法。 - 【請求項１１】 前記工程により形成される段差は、メ
モリセルアレイ領域であることを特徴とする請求項８に
記載の半導体装置の製造方法。 - 【請求項１２】 前記工程により前記段差上に形成され
る導電体が、メモリのワード線を裏打ちするための配線
であることを特徴とする請求項８に記載の半導体装置の
製造方法。 - 【請求項１３】 半導体基板上に段差を持って素子分離
領域を形成する工程と、 前記半導体基板の表面にＭＯＳトランジスタのゲート絶
縁膜を形成する工程と、 このゲート絶縁膜の形成された前記半導体基板上に前記
段差に沿って導電層を堆積する工程と、 表面を研磨して前記導電層の上面を平滑化する工程と、 この平滑化された前記導電層をパターニングして前記半
導体基板上にゲート電極を形成する工程とからなること
を特徴とする半導体装置の製造方法。 - 【請求項１４】 半導体基板上に段差を持ってメモリセ
ルアレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 この絶縁膜の形成された前記半導体基板上に前記段差に
沿って導電層を堆積する工程と、 表面を研磨して前記導電層の上面を平滑化する工程と、 この平滑化された前記導電層をパターニングして前記段
差上にメモリのワード線を裏打ちするための配線を形成
する工程とからなることを特徴とする半導体装置の製造
方法。 - 【請求項１５】 半導体基板上に段差を持ってメモリセ
ルアレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 この絶縁膜の形成された前記半導体基板上に前記段差に
沿って導電層を堆積する工程と、 表面を研磨して前記導電層の上面を平滑化する工程と、 この平滑化された前記導電層をパターニングして、前記
段差上にはメモリのワード線を裏打ちするための配線
を、前記半導体基板上にはメモリの周辺回路のための配
線をそれぞれ形成する工程とからなることを特徴とする
半導体装置の製造方法。 - 【請求項１６】 前記メモリのワード線を裏打ちするた
めの配線は、その下面が、前記メモリの周辺回路のため
の配線の下面よりも高い位置にくるように形成されるこ
とを特徴とする請求項１５に記載の半導体装置の製造方
法。 - 【請求項１７】 半導体基板上に段差を形成する工程
と、 この段差の形成された前記半導体基板上に絶縁膜を形成
する工程と、 表面を研磨して前記絶縁膜の上面を平滑化する工程と、 この平滑化された前記絶縁膜の表面に２種類以上の深さ
の異なる溝を形成する工程と、 この溝の形成された前記絶縁膜上に導電層を堆積する工
程と、 この導電層の表面を研磨して前記絶縁膜上の前記溝以外
の導電層を除去し、前記溝内に導電体を形成する工程と
からなることを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記工程により形成される段差は、メ
モリセルアレイ領域であることを特徴とする請求項１７
に記載の半導体装置の製造方法。 - 【請求項１９】 前記工程により前記段差上の溝内に形
成される導電体が、メモリのワード線を裏打ちするため
の配線であることを特徴とする請求項１７に記載の半導
体装置の製造方法。 - 【請求項２０】 前記工程により前記半導体基板上の溝
内に形成される導電体が、メモリの周辺回路のための配
線であることを特徴とする請求項１７に記載の半導体装
置の製造方法。 - 【請求項２１】 半導体基板上に段差を持ってメモリセ
ルアレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 表面を研磨して前記絶縁膜の上面を平滑化する工程と、 この平滑化された前記絶縁膜の表面に２種類以上の深さ
の異なる溝を形成する工程と、 この溝の形成された前記絶縁膜上に導電層を堆積する工
程と、 この導電層の表面を研磨して前記絶縁膜上の前記溝以外
の導電層を除去し、前記溝内に導電体を形成する工程と
からなることを特徴とする半導体装置の製造方法。 - 【請求項２２】 前記工程により、前記段差上にはメモ
リのワード線を裏打ちするための配線を形成するための
第１の溝が、また前記段差以外の前記半導体基板上には
メモリの周辺回路のための配線を形成するための第２の
溝が、それぞれ形成されることを特徴とする請求項２１
に記載の半導体装置の製造方法。 - 【請求項２３】 半導体基板上に段差を持ってメモリセ
ルアレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 表面を研磨して前記絶縁膜の上面を平滑化する工程と、 この平滑化された前記絶縁膜の表面に第１の溝を形成す
る工程と、 この第１の溝とは深さの異なる第２の溝を前記絶縁膜の
表面に形成する工程と、 この第１，第２の深さの異なる溝の形成された前記絶縁
膜上に導電層を堆積する工程と、 この導電層の表面を研磨して前記絶縁膜上の前記溝以外
の導電層を除去し、前記溝内に導電体を形成する工程と
からなり、 前記段差上には第１の溝を形成してメモリのワード線を
裏打ちするための配線を、また前記段差以外の前記半導
体基板上には第２の溝を形成してメモリの周辺回路のた
めの配線を、それぞれ形成するようにしたことを特徴と
する半導体装置の製造方法。 - 【請求項２４】 半導体基板上に段差を持ってメモリセ
ルアレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 表面を研磨して前記絶縁膜の上面を平滑化する工程と、 この平滑化された前記絶縁膜の、前記段差上の表面に第
１の溝を形成する工程と、 この第１の溝の形成された前記絶縁膜上に導電層を堆積
する工程と、 この絶縁膜上に堆積された導電層の表面を研磨して前記
第１の溝内にメモリのワード線を裏打ちするための配線
を形成する工程と、 前記絶縁膜の、前記段差以外の前記半導体基板上の表面
に、前記第１の溝とは深さの異なる第２の溝を形成する
工程と、 この第２の溝の形成された前記絶縁膜上に導電層を堆積
する工程と、 この絶縁膜上に堆積された導電層の表面を研磨して前記
第２の溝内にメモリの周辺回路のための配線を形成する
工程とからなることを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068365A JPH06349826A (ja) | 1993-04-13 | 1994-04-06 | 半導体装置およびその製造方法 |
| US08/226,338 US5420462A (en) | 1993-04-13 | 1994-04-12 | Semiconductor device with conductors on stepped substrate having planar upper surfaces |
| KR1019940007905A KR0169279B1 (ko) | 1993-04-13 | 1994-04-13 | 반도체장치 및 그 제조방법 |
| US08/396,799 US5602050A (en) | 1993-04-13 | 1995-03-01 | Method of making a semiconductor device with conductors on stepped substrate having planar upper surfaces |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8608493 | 1993-04-13 | ||
| JP5-86084 | 1993-04-13 | ||
| JP6068365A JPH06349826A (ja) | 1993-04-13 | 1994-04-06 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10225706A Division JP3139995B2 (ja) | 1993-04-13 | 1998-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349826A true JPH06349826A (ja) | 1994-12-22 |
Family
ID=26409591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068365A Pending JPH06349826A (ja) | 1993-04-13 | 1994-04-06 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5420462A (ja) |
| JP (1) | JPH06349826A (ja) |
| KR (1) | KR0169279B1 (ja) |
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| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
| JP2008103682A (ja) * | 2006-09-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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- 1994-04-06 JP JP6068365A patent/JPH06349826A/ja active Pending
- 1994-04-12 US US08/226,338 patent/US5420462A/en not_active Expired - Lifetime
- 1994-04-13 KR KR1019940007905A patent/KR0169279B1/ko not_active IP Right Cessation
-
1995
- 1995-03-01 US US08/396,799 patent/US5602050A/en not_active Expired - Lifetime
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