JPH10144781A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10144781A JPH10144781A JP8299997A JP29999796A JPH10144781A JP H10144781 A JPH10144781 A JP H10144781A JP 8299997 A JP8299997 A JP 8299997A JP 29999796 A JP29999796 A JP 29999796A JP H10144781 A JPH10144781 A JP H10144781A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、ＣＭＰに対す
るストッパの構造に簡単な改変を加えるのみで、埋め込
み絶縁膜の突出部分に起因するゲート電極形成時の多結
晶Ｓｉ残滓を解消しても、活性領域エッジに於ける肩部
分の露出を防止して、寄生トランジスタが発生しないよ
うにする。 【解決手段】 Ｓｉ半導体基板１１上にＳｉＮ膜１２、
ＳｉＯ2 膜１３、ＳｉＮ膜１４を形成し、表面からＳｉ
半導体基板１内に達するトレンチを形成し、ＳｉＯ2 膜
１６でトレンチを埋め、ＣＭＰ法で表面からＳｉＮ膜１
４に達するまでを除去し、ＳｉＯ2 膜１３とＳｉＯ2 膜
１６をストッパとしてＳｉＮ膜１４を除去し、ＳｉＮ膜
１２をストッパを兼ねたＳｉ半導体基板表面保護膜とし
てＳｉＯ2膜１３を除去し且つ埋め込み絶縁膜１６の突
出部分に円みをつけると共に高さを低減し、ＳｉＮ膜１
２を除去してＳｉ半導体基板１１の活性領域となる部分
を表出させる。
るストッパの構造に簡単な改変を加えるのみで、埋め込
み絶縁膜の突出部分に起因するゲート電極形成時の多結
晶Ｓｉ残滓を解消しても、活性領域エッジに於ける肩部
分の露出を防止して、寄生トランジスタが発生しないよ
うにする。 【解決手段】 Ｓｉ半導体基板１１上にＳｉＮ膜１２、
ＳｉＯ2 膜１３、ＳｉＮ膜１４を形成し、表面からＳｉ
半導体基板１内に達するトレンチを形成し、ＳｉＯ2 膜
１６でトレンチを埋め、ＣＭＰ法で表面からＳｉＮ膜１
４に達するまでを除去し、ＳｉＯ2 膜１３とＳｉＯ2 膜
１６をストッパとしてＳｉＮ膜１４を除去し、ＳｉＮ膜
１２をストッパを兼ねたＳｉ半導体基板表面保護膜とし
てＳｉＯ2膜１３を除去し且つ埋め込み絶縁膜１６の突
出部分に円みをつけると共に高さを低減し、ＳｉＮ膜１
２を除去してＳｉ半導体基板１１の活性領域となる部分
を表出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＣＭＯＳ
（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置に於いて
シャロウ（ｓｈａｌｌｏｗ）・トレンチ（ｔｒｅｎｃ
ｈ）を利用した素子分離領域を形成するのに好適な半導
体装置の製造方法に関する。
（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置に於いて
シャロウ（ｓｈａｌｌｏｗ）・トレンチ（ｔｒｅｎｃ
ｈ）を利用した素子分離領域を形成するのに好適な半導
体装置の製造方法に関する。
【０００２】現在、半導体装置は依然として微細化を指
向し、従って、例えばＣＭＯＳ半導体装置に於ける素子
分離には、シャロウ・トレンチを利用することが行なわ
れている。
向し、従って、例えばＣＭＯＳ半導体装置に於ける素子
分離には、シャロウ・トレンチを利用することが行なわ
れている。
【０００３】素子分離の為のシャロウ・トレンチを形成
する場合、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）法の適用が不可欠である
が、それに起因して種々な問題が起こるので、それを解
消することが必要であり、本発明は、その要求に応える
一手段を提供することができる。
する場合、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）法の適用が不可欠である
が、それに起因して種々な問題が起こるので、それを解
消することが必要であり、本発明は、その要求に応える
一手段を提供することができる。
【０００４】
【従来の技術】従来、例えばＣＭＯＳ半導体装置の製造
プロセス技術に於いて、シャロウ・トレンチを用いて素
子分離を行なう場合、ＣＭＰ法の適用が不可欠である。
プロセス技術に於いて、シャロウ・トレンチを用いて素
子分離を行なう場合、ＣＭＰ法の適用が不可欠である。
【０００５】その際、ＣＭＰのストッパとして、厚さが
例えば１００〔ｎｍ〕程度の窒化膜を用いるのである
が、この程度の膜厚は、ＣＭＰの特質、即ち、ウエハ面
内に存在する凹凸のばらつき、或いは、作り込まれてい
るパターンに起因する研磨レートの相違などを吸収して
均一な平坦化を実現する為には最低限の値と思われる。
例えば１００〔ｎｍ〕程度の窒化膜を用いるのである
が、この程度の膜厚は、ＣＭＰの特質、即ち、ウエハ面
内に存在する凹凸のばらつき、或いは、作り込まれてい
るパターンに起因する研磨レートの相違などを吸収して
均一な平坦化を実現する為には最低限の値と思われる。
【０００６】
【発明が解決しようとする課題】シャロウ・トレンチを
利用した素子分離領域を形成する場合、ＣＭＰ法を適用
して表面平坦化を行なった後、ストッパとして用いた窒
化膜をリン酸系のエッチング液を用いて除去するのであ
るが、そのようにした場合、トレンチのエッジには、１
００〔ｎｍ〕の垂直な段差が生成されることになる。
利用した素子分離領域を形成する場合、ＣＭＰ法を適用
して表面平坦化を行なった後、ストッパとして用いた窒
化膜をリン酸系のエッチング液を用いて除去するのであ
るが、そのようにした場合、トレンチのエッジには、１
００〔ｎｍ〕の垂直な段差が生成されることになる。
【０００７】図５は半導体装置に於けるシャロウ・トレ
ンチの近傍を表す要部切断側面図であり、図に於いて、
１はＳｉ半導体基板、２はシャロウ・トレンチ内を埋め
る例えばＳｉＯ2 からなる絶縁膜、２Ａは段差をなす突
出部分、Ｓは段差をそれぞれ示している。尚、Ｓは約１
００〔ｎｍ〕であることは勿論である。
ンチの近傍を表す要部切断側面図であり、図に於いて、
１はＳｉ半導体基板、２はシャロウ・トレンチ内を埋め
る例えばＳｉＯ2 からなる絶縁膜、２Ａは段差をなす突
出部分、Ｓは段差をそれぞれ示している。尚、Ｓは約１
００〔ｎｍ〕であることは勿論である。
【０００８】前記したような段差が存在する状態で次な
るゲート形成工程に進んだ場合、活性領域のエッジに多
結晶Ｓｉの残滓が発生し、ソース及びゲート及びドレイ
ン間が短絡されるおそれがある。
るゲート形成工程に進んだ場合、活性領域のエッジに多
結晶Ｓｉの残滓が発生し、ソース及びゲート及びドレイ
ン間が短絡されるおそれがある。
【０００９】図６は図５に見られる半導体装置の活性領
域近傍を表す要部平面図であり、図に於いて、３は活性
領域、４はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉ
ｓｏｌａｔｉｏｎ）領域に於ける絶縁膜、５は多結晶Ｓ
ｉからなるゲート電極、５Ａは活性領域３の周縁に在る
多結晶Ｓｉの残滓をそれぞれ示している。
域近傍を表す要部平面図であり、図に於いて、３は活性
領域、４はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉ
ｓｏｌａｔｉｏｎ）領域に於ける絶縁膜、５は多結晶Ｓ
ｉからなるゲート電極、５Ａは活性領域３の周縁に在る
多結晶Ｓｉの残滓をそれぞれ示している。
【００１０】多結晶Ｓｉ残滓５Ａの存在で起こり易いソ
ース・ドレイン間の短絡を回避する為、多結晶Ｓｉのオ
ーバ・エッチング量を増加させた場合、ゲート絶縁膜で
エッチングが止まらない状態も起こり得るので、プロセ
ス・マージンは大変狭いものとなってしまう。
ース・ドレイン間の短絡を回避する為、多結晶Ｓｉのオ
ーバ・エッチング量を増加させた場合、ゲート絶縁膜で
エッチングが止まらない状態も起こり得るので、プロセ
ス・マージンは大変狭いものとなってしまう。
【００１１】また、段差を解消する為、突出部分２Ａを
フッ酸をエッチャントとするエッチングで除去すること
も試みられているが、そのようにした場合、別の問題が
発生する。
フッ酸をエッチャントとするエッチングで除去すること
も試みられているが、そのようにした場合、別の問題が
発生する。
【００１２】図７はトレンチ・エッジの段差を解消する
為のエッチングを施した場合を説明する為の半導体装置
に於ける活性領域近傍を表す要部切断側面図であり、図
５及び図６に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
為のエッチングを施した場合を説明する為の半導体装置
に於ける活性領域近傍を表す要部切断側面図であり、図
５及び図６に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
【００１３】図に於いて、６は寄生トランジスタ領域を
示している。尚、簡明にする為、ゲートは一層で表して
あるが、実際には、ゲート電極５と下地のゲート絶縁膜
とからなっている。
示している。尚、簡明にする為、ゲートは一層で表して
あるが、実際には、ゲート電極５と下地のゲート絶縁膜
とからなっている。
【００１４】図から明らかなように、トレンチ・エッジ
の段差を解消する為、突出部分のエッチングを施すと、
Ｓｉ半導体基板１の活性領域に於けるエッジ部分、即
ち、肩部分が露出されてしまい、寄生トランジスタ領域
６が生成される。
の段差を解消する為、突出部分のエッチングを施すと、
Ｓｉ半導体基板１の活性領域に於けるエッジ部分、即
ち、肩部分が露出されてしまい、寄生トランジスタ領域
６が生成される。
【００１５】このように、寄生トランジスタ領域６が生
成された場合、その閾値電圧は、電界集中効果などに起
因し、真性トランジスタの閾値電圧に比較して低いの
で、電流電圧特性にハンプが生ずる原因となる。
成された場合、その閾値電圧は、電界集中効果などに起
因し、真性トランジスタの閾値電圧に比較して低いの
で、電流電圧特性にハンプが生ずる原因となる。
【００１６】本発明は、ＣＭＰに対するストッパの構造
に簡単な改変を加えるのみで、埋め込み絶縁膜の段差を
なす突出部分を除去することに依ってゲート電極形成時
の多結晶Ｓｉ残滓の問題を解消しても、活性領域エッジ
に於ける肩部分の露出が起こらないようにして、寄生ト
ランジスタの発生などを防止しようとする。
に簡単な改変を加えるのみで、埋め込み絶縁膜の段差を
なす突出部分を除去することに依ってゲート電極形成時
の多結晶Ｓｉ残滓の問題を解消しても、活性領域エッジ
に於ける肩部分の露出が起こらないようにして、寄生ト
ランジスタの発生などを防止しようとする。
【００１７】
【課題を解決するための手段】本発明では、ＣＭＰのス
トッパとして、例えば酸化膜を間に挟んだ窒化膜の少な
くとも三層膜を用いることで、従来の技術の問題点を全
て解消することが基本になっている。
トッパとして、例えば酸化膜を間に挟んだ窒化膜の少な
くとも三層膜を用いることで、従来の技術の問題点を全
て解消することが基本になっている。
【００１８】即ち、前記三層膜の場合、ＣＭＰ終了後、
窒化膜の間に在る中間酸化膜をエッチング・ストッパと
して、上層の窒化膜を除去し、その後、中間酸化膜を異
方性が弱い反応性イオン・エッチング（ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法に依ってエッ
チングし、同時に埋め込み酸化膜の突出部分の低減、従
って、段差の低減も進行させ、その際、下層の窒化膜は
活性領域エッジ保護の役割をさせ、その後、下層の窒化
膜を除去するのである。
窒化膜の間に在る中間酸化膜をエッチング・ストッパと
して、上層の窒化膜を除去し、その後、中間酸化膜を異
方性が弱い反応性イオン・エッチング（ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法に依ってエッ
チングし、同時に埋め込み酸化膜の突出部分の低減、従
って、段差の低減も進行させ、その際、下層の窒化膜は
活性領域エッジ保護の役割をさせ、その後、下層の窒化
膜を除去するのである。
【００１９】このようにすると、活性領域とトレンチの
埋め込み絶縁膜との段差を低減することが可能であると
共に段差の垂直面にテーパが付与され、ゲートの加工が
容易になる。
埋め込み絶縁膜との段差を低減することが可能であると
共に段差の垂直面にテーパが付与され、ゲートの加工が
容易になる。
【００２０】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 （１）Ｓｉ半導体基板（例えばＳｉ半導体基板１１）上
に第一の材料からなる第一の絶縁膜（例えばＳｉＮ膜１
２）及び第二の材料からなる第二の絶縁膜（例えばＳｉ
Ｏ2 膜１３）及び第一の材料からなる第三の絶縁膜（例
えばＳｉＮ膜１４）を積層形成する工程と、次いで、素
子分離領域形成予定部分に表面からＳｉ半導体基板内に
達するトレンチ（例えばトレンチ１１Ａ）を形成する工
程と、次いで、第二の材料からなる埋め込み絶縁膜（例
えばＳｉＯ2 膜１６）を形成してトレンチを埋め込む工
程と、次いで、ＣＭＰ法を適用することに依って表面か
ら研磨ストッパである第三の絶縁膜に達するまでを研磨
除去する工程と、次いで、第二の絶縁膜並びにトレンチ
内に在る埋め込み絶縁膜をエッチング・ストッパとして
第三の絶縁膜を除去する工程と、次いで、第一の絶縁膜
をエッチング・ストッパを兼ねたＳｉ半導体基板表面保
護膜として第二の絶縁膜を除去し且つトレンチとＳｉ半
導体基板との界面近傍に生成され切り立った段差をなし
ている埋め込み絶縁膜の突出部分（例えば突出部分１６
Ａ）になだらかな円みを付与すると共に高さを低減させ
る工程と、次いで、第一の絶縁膜を除去してＳｉ半導体
基板の活性領域となる部分を表出させる工程とが含まれ
てなることを特徴とするか、又は、
装置の製造方法に於いては、 （１）Ｓｉ半導体基板（例えばＳｉ半導体基板１１）上
に第一の材料からなる第一の絶縁膜（例えばＳｉＮ膜１
２）及び第二の材料からなる第二の絶縁膜（例えばＳｉ
Ｏ2 膜１３）及び第一の材料からなる第三の絶縁膜（例
えばＳｉＮ膜１４）を積層形成する工程と、次いで、素
子分離領域形成予定部分に表面からＳｉ半導体基板内に
達するトレンチ（例えばトレンチ１１Ａ）を形成する工
程と、次いで、第二の材料からなる埋め込み絶縁膜（例
えばＳｉＯ2 膜１６）を形成してトレンチを埋め込む工
程と、次いで、ＣＭＰ法を適用することに依って表面か
ら研磨ストッパである第三の絶縁膜に達するまでを研磨
除去する工程と、次いで、第二の絶縁膜並びにトレンチ
内に在る埋め込み絶縁膜をエッチング・ストッパとして
第三の絶縁膜を除去する工程と、次いで、第一の絶縁膜
をエッチング・ストッパを兼ねたＳｉ半導体基板表面保
護膜として第二の絶縁膜を除去し且つトレンチとＳｉ半
導体基板との界面近傍に生成され切り立った段差をなし
ている埋め込み絶縁膜の突出部分（例えば突出部分１６
Ａ）になだらかな円みを付与すると共に高さを低減させ
る工程と、次いで、第一の絶縁膜を除去してＳｉ半導体
基板の活性領域となる部分を表出させる工程とが含まれ
てなることを特徴とするか、又は、
【００２１】（２）前記（１）に於いて、第一の材料か
らなる絶縁膜が窒化膜且つ第二の材料からなる絶縁膜が
酸化膜である場合に第一の絶縁膜をエッチング・ストッ
パを兼ねたＳｉ半導体基板表面保護膜として実施される
第二の絶縁膜の除去及びトレンチとＳｉ半導体基板との
界面近傍に在って切り立った段差をなしている埋め込み
絶縁膜の突出部分に対するなだらかな円みの付与及び高
さの低減のそれぞれを異方性が弱いＲＩＥ法を適用して
実施することを特徴とするか、又は、
らなる絶縁膜が窒化膜且つ第二の材料からなる絶縁膜が
酸化膜である場合に第一の絶縁膜をエッチング・ストッ
パを兼ねたＳｉ半導体基板表面保護膜として実施される
第二の絶縁膜の除去及びトレンチとＳｉ半導体基板との
界面近傍に在って切り立った段差をなしている埋め込み
絶縁膜の突出部分に対するなだらかな円みの付与及び高
さの低減のそれぞれを異方性が弱いＲＩＥ法を適用して
実施することを特徴とするか、又は、
【００２２】（３）前記（２）に於いて、異方性が弱い
ＲＩＥ法に代替してフッ化水素酸水溶液などをエッチャ
ントとするウエット・エッチング法を適用して実施する
ことを特徴とするか、又は、
ＲＩＥ法に代替してフッ化水素酸水溶液などをエッチャ
ントとするウエット・エッチング法を適用して実施する
ことを特徴とするか、又は、
【００２３】（４）前記（１）乃至（３）の何れか１に
於いて、第一の絶縁膜又は第三の絶縁膜の何れか一方が
第一の材料及び第二の材料とエッチング液或いはエッチ
ング・ガスを異にするか或いはエッチング・レートを異
にする第三の材料からなることを特徴とする。
於いて、第一の絶縁膜又は第三の絶縁膜の何れか一方が
第一の材料及び第二の材料とエッチング液或いはエッチ
ング・ガスを異にするか或いはエッチング・レートを異
にする第三の材料からなることを特徴とする。
【００２４】前記手段を採ることに依り、活性領域とト
レンチを埋め込む絶縁膜との間に生成される段差を低減
させることが可能になると共に垂直であった段差にテー
パを付与することができるので、ゲート形成時に活性領
域エッジに多結晶Ｓｉ残滓が生成されることはなくな
り、また、活性領域エッジに肩部分が露出されることも
なくなり、半導体装置の製造歩留りは向上し、そして、
ゲート形成時のプロセス・マージンも大きくなる。
レンチを埋め込む絶縁膜との間に生成される段差を低減
させることが可能になると共に垂直であった段差にテー
パを付与することができるので、ゲート形成時に活性領
域エッジに多結晶Ｓｉ残滓が生成されることはなくな
り、また、活性領域エッジに肩部分が露出されることも
なくなり、半導体装置の製造歩留りは向上し、そして、
ゲート形成時のプロセス・マージンも大きくなる。
【００２５】
【発明の実施の形態】図１乃至図４は本発明の実施の形
態１を解説する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
態１を解説する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
【００２６】図１（Ａ）参照 １−（１） ＣＶＤ法を適用することに依って、Ｓｉ半導体基板１１
上にＳｉＮ膜１２、ＳｉＯ2 膜１３、ＳｉＮ膜１４、Ｓ
ｉＯ2 膜１５を形成する。
上にＳｉＮ膜１２、ＳｉＯ2 膜１３、ＳｉＮ膜１４、Ｓ
ｉＯ2 膜１５を形成する。
【００２７】ここで形成した各絶縁膜の厚さを例示する
と次の通りである。 ＳｉＮ膜１２：５〔ｎｍ〕 ＳｉＯ2 膜１３：１０〔ｎｍ〕 ＳｉＮ膜１４：９０〔ｎｍ〕 ＳｉＯ2 膜１５：１５０〔ｎｍ〕
と次の通りである。 ＳｉＮ膜１２：５〔ｎｍ〕 ＳｉＯ2 膜１３：１０〔ｎｍ〕 ＳｉＮ膜１４：９０〔ｎｍ〕 ＳｉＯ2 膜１５：１５０〔ｎｍ〕
【００２８】図１（Ｂ）参照 １−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、トレンチ形成予定部分に開口を有するレ
ジスト膜（図示せず）を形成する。
ることに依り、トレンチ形成予定部分に開口を有するレ
ジスト膜（図示せず）を形成する。
【００２９】１−（３） エッチング・ガスをＣＦ4 系ガスとするＲＩＥ法を適用
することに依り、レジスト膜をマスクとしてＳｉＯ2 膜
１５の表面からＳｉ半導体基板１１内に達する異方性エ
ッチングを行なってトレンチ１１Ａを形成する。尚、通
常、シャロウなトレンチの深さは、０．２〔μｍ〕乃至
０．４〔μｍ〕である。
することに依り、レジスト膜をマスクとしてＳｉＯ2 膜
１５の表面からＳｉ半導体基板１１内に達する異方性エ
ッチングを行なってトレンチ１１Ａを形成する。尚、通
常、シャロウなトレンチの深さは、０．２〔μｍ〕乃至
０．４〔μｍ〕である。
【００３０】図２参照 ２−（１） レジスト膜を除去してから、ＣＶＤ法を適用することに
依り、埋め込み絶縁膜である厚さが例えば０．２〔μ
ｍ〕乃至０．４〔μｍ〕のＳｉＯ2 膜１６及びＣＭＰを
行なった際の凹所生成（ｄｉｓｓｉｎｇ）を抑止する厚
さが例えば１００〔ｎｍ〕のＳｉＮ膜１７を形成する。
尚、ＳｉＯ2 膜１６及びＳｉＮ膜１７の厚さはＳｉＯ2
膜１５の表面に於ける値である。
依り、埋め込み絶縁膜である厚さが例えば０．２〔μ
ｍ〕乃至０．４〔μｍ〕のＳｉＯ2 膜１６及びＣＭＰを
行なった際の凹所生成（ｄｉｓｓｉｎｇ）を抑止する厚
さが例えば１００〔ｎｍ〕のＳｉＮ膜１７を形成する。
尚、ＳｉＯ2 膜１６及びＳｉＮ膜１７の厚さはＳｉＯ2
膜１５の表面に於ける値である。
【００３１】図３（Ａ）参照 ３−（１） ＣＭＰ法を適用することに依り、ＳｉＮ膜１７から研磨
を開始して、ストッパであるＳｉＮ膜１４が露出した時
点で研磨を停止する。
を開始して、ストッパであるＳｉＮ膜１４が露出した時
点で研磨を停止する。
【００３２】３−（２） リン酸系エッチング液に浸漬してＳｉＮ膜１４並びにＳ
ｉＮ膜１７を除去する。これに依って、トレンチを埋め
込んだ絶縁膜であるＳｉＯ2 膜１６とＳｉ半導体基板１
１との界面近傍には突出部分１６Ａが生成され、そのＳ
ｉ半導体基板１１側は垂直に切り立った形状になる。
ｉＮ膜１７を除去する。これに依って、トレンチを埋め
込んだ絶縁膜であるＳｉＯ2 膜１６とＳｉ半導体基板１
１との界面近傍には突出部分１６Ａが生成され、そのＳ
ｉ半導体基板１１側は垂直に切り立った形状になる。
【００３３】図４（Ａ）参照 ４−（１） エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩ
Ｅ法を適用することに依り、ＳｉＯ2 膜１３のエッチン
グを行なって除去する。尚、この場合、ＲＩＥ法に限ら
れず、例えば、エッチャントをフッ化水素酸溶液とする
ウエット・エッチング法を適用して等方性エッチングを
行なっても良い。
Ｅ法を適用することに依り、ＳｉＯ2 膜１３のエッチン
グを行なって除去する。尚、この場合、ＲＩＥ法に限ら
れず、例えば、エッチャントをフッ化水素酸溶液とする
ウエット・エッチング法を適用して等方性エッチングを
行なっても良い。
【００３４】ところで、前記エッチングは、異方性が弱
いので、垂直に切り立った段差を構成するＳｉＯ2 膜１
６の突出部分１６Ａのエッチングも同時に行なわれ、緩
徐な傾斜をもつ形状になると共に高さも低減される。
尚、この際、下地のＳｉＮ膜１２は、ＲＩＥのストッパ
の役割と、Ｓｉ半導体基板１１に於ける活性領域のエッ
ジを保護する役割を果たしている。
いので、垂直に切り立った段差を構成するＳｉＯ2 膜１
６の突出部分１６Ａのエッチングも同時に行なわれ、緩
徐な傾斜をもつ形状になると共に高さも低減される。
尚、この際、下地のＳｉＮ膜１２は、ＲＩＥのストッパ
の役割と、Ｓｉ半導体基板１１に於ける活性領域のエッ
ジを保護する役割を果たしている。
【００３５】図４（Ｂ）参照 ４−（２） リン酸系エッチング液に浸漬し、ＳｉＮ膜１２を除去し
て、Ｓｉ半導体基板１１に於ける活性領域を表出させ
る。
て、Ｓｉ半導体基板１１に於ける活性領域を表出させ
る。
【００３６】この後、通常の技法を適用してゲートを形
成し、且つ、半導体装置を構成する他の領域を作り込め
ば良い。
成し、且つ、半導体装置を構成する他の領域を作り込め
ば良い。
【００３７】
【発明の効果】本発明に依る半導体装置の製造方法で
は、Ｓｉ半導体基板上に第一の材料からなる第一の絶縁
膜及び第二の材料からなる第二の絶縁膜及び第一の材料
からなる第三の絶縁膜を積層形成し、素子分離領域形成
予定部分に表面からＳｉ半導体基板内に達するトレンチ
を形成し、第二の材料からなる埋め込み絶縁膜を形成し
てトレンチを埋め込み、ＣＭＰ法を適用することに依っ
て表面から研磨ストッパである第三の絶縁膜に達するま
でを研磨除去し、第二の絶縁膜並びにトレンチ内に在る
埋め込み絶縁膜をエッチング・ストッパとして第三の絶
縁膜を除去し、第一の絶縁膜をエッチング・ストッパを
兼ねたＳｉ半導体基板表面保護膜として第二の絶縁膜を
除去し且つトレンチとＳｉ半導体基板との界面近傍に生
成され切り立った段差をなしている埋め込み絶縁膜の突
出部分になだらかな円みを付与すると共に高さを低減さ
せ、第一の絶縁膜を除去してＳｉ半導体基板の活性領域
となる部分を表出させることが基本になっている。
は、Ｓｉ半導体基板上に第一の材料からなる第一の絶縁
膜及び第二の材料からなる第二の絶縁膜及び第一の材料
からなる第三の絶縁膜を積層形成し、素子分離領域形成
予定部分に表面からＳｉ半導体基板内に達するトレンチ
を形成し、第二の材料からなる埋め込み絶縁膜を形成し
てトレンチを埋め込み、ＣＭＰ法を適用することに依っ
て表面から研磨ストッパである第三の絶縁膜に達するま
でを研磨除去し、第二の絶縁膜並びにトレンチ内に在る
埋め込み絶縁膜をエッチング・ストッパとして第三の絶
縁膜を除去し、第一の絶縁膜をエッチング・ストッパを
兼ねたＳｉ半導体基板表面保護膜として第二の絶縁膜を
除去し且つトレンチとＳｉ半導体基板との界面近傍に生
成され切り立った段差をなしている埋め込み絶縁膜の突
出部分になだらかな円みを付与すると共に高さを低減さ
せ、第一の絶縁膜を除去してＳｉ半導体基板の活性領域
となる部分を表出させることが基本になっている。
【００３８】前記構成を採ることに依り、活性領域とト
レンチを埋め込む絶縁膜との間に生成される段差を低減
させることが可能になると共に垂直であった段差にテー
パを付与することができるので、ゲート形成時に活性領
域エッジに多結晶Ｓｉ残滓が生成されることはなくな
り、また、活性領域エッジに肩部分が露出されることも
なくなり、半導体装置の製造歩留りは向上し、そして、
ゲート形成時のプロセス・マージンも大きくなる。
レンチを埋め込む絶縁膜との間に生成される段差を低減
させることが可能になると共に垂直であった段差にテー
パを付与することができるので、ゲート形成時に活性領
域エッジに多結晶Ｓｉ残滓が生成されることはなくな
り、また、活性領域エッジに肩部分が露出されることも
なくなり、半導体装置の製造歩留りは向上し、そして、
ゲート形成時のプロセス・マージンも大きくなる。
【図１】本発明の実施の形態１を解説する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図２】本発明の実施の形態１を解説する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図３】本発明の実施の形態１を解説する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の実施の形態１を解説する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図５】半導体装置に於けるシャロウ・トレンチの近傍
を表す要部切断側面図である。
を表す要部切断側面図である。
【図６】図５に見られる半導体装置に於ける活性領域近
傍を表す要部平面図である。
傍を表す要部平面図である。
【図７】トレンチ・エッジの段差を解消する為のエッチ
ングを施した場合を説明する為の半導体装置に於ける活
性領域近傍を表す要部切断側面図である。
ングを施した場合を説明する為の半導体装置に於ける活
性領域近傍を表す要部切断側面図である。
１１ Ｓｉ半導体基板 １１Ａ トレンチ １２ ＳｉＮ膜 １３ ＳｉＯ2 膜 １４ ＳｉＮ膜 １５ ＳｉＯ2 膜 １６ ＳｉＯ2 膜 １６Ａ 突出部分 １７ ＳｉＮ膜
Claims (4)
- 【請求項１】Ｓｉ半導体基板上に第一の材料からなる第
一の絶縁膜及び第二の材料からなる第二の絶縁膜及び第
一の材料からなる第三の絶縁膜を積層形成する工程と、 次いで、素子分離領域形成予定部分に表面からＳｉ半導
体基板内に達するトレンチを形成する工程と、 次いで、第二の材料からなる埋め込み絶縁膜を形成して
トレンチを埋め込む工程と、 次いで、ＣＭＰ法を適用することに依って表面から研磨
ストッパである第三の絶縁膜に達するまでを研磨除去す
る工程と、 次いで、第二の絶縁膜並びにトレンチ内に在る埋め込み
絶縁膜をエッチング・ストッパとして第三の絶縁膜を除
去する工程と、 次いで、第一の絶縁膜をエッチング・ストッパを兼ねた
Ｓｉ半導体基板表面保護膜として第二の絶縁膜を除去し
且つトレンチとＳｉ半導体基板との界面近傍に生成され
切り立った段差をなしている埋め込み絶縁膜の突出部分
になだらかな円みを付与すると共に高さを低減させる工
程と、 次いで、第一の絶縁膜を除去してＳｉ半導体基板の活性
領域となる部分を表出させる工程とが含まれてなること
を特徴とする半導体装置の製造方法。 - 【請求項２】第一の材料からなる絶縁膜が窒化膜且つ第
二の材料からなる絶縁膜が酸化膜である場合に第一の絶
縁膜をエッチング・ストッパを兼ねたＳｉ半導体基板表
面保護膜として実施される第二の絶縁膜の除去及びトレ
ンチとＳｉ半導体基板との界面近傍に在って切り立った
段差をなしている埋め込み絶縁膜の突出部分に対するな
だらかな円みの付与及び高さの低減のそれぞれを異方性
が弱いＲＩＥ法を適用して実施することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】異方性が弱いＲＩＥ法に代替してフッ化水
素酸水溶液などをエッチャントとするウエット・エッチ
ング法を適用して実施することを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項４】第一の絶縁膜又は第三の絶縁膜の何れか一
方が第一の材料及び第二の材料とエッチング液或いはエ
ッチング・ガスを異にするか或いはエッチング・レート
を異にする第三の材料からなることを特徴とする請求項
１乃至３の何れか１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299997A JPH10144781A (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299997A JPH10144781A (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144781A true JPH10144781A (ja) | 1998-05-29 |
Family
ID=17879498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299997A Withdrawn JPH10144781A (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144781A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346457B1 (en) | 1999-09-28 | 2002-02-12 | Sharp Kabushiki Kaisha | Process for manufacturing semiconductor device |
| WO2002095819A3 (en) * | 2001-05-24 | 2003-11-20 | Ibm | Structure and method to preserve sti during etching |
| JP2017117963A (ja) * | 2015-12-24 | 2017-06-29 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| US9892967B2 (en) | 2009-12-30 | 2018-02-13 | Intel Corporation | Self-aligned contacts |
-
1996
- 1996-11-12 JP JP8299997A patent/JPH10144781A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346457B1 (en) | 1999-09-28 | 2002-02-12 | Sharp Kabushiki Kaisha | Process for manufacturing semiconductor device |
| WO2002095819A3 (en) * | 2001-05-24 | 2003-11-20 | Ibm | Structure and method to preserve sti during etching |
| US9892967B2 (en) | 2009-12-30 | 2018-02-13 | Intel Corporation | Self-aligned contacts |
| US10141226B2 (en) | 2009-12-30 | 2018-11-27 | Intel Corporation | Self-aligned contacts |
| JP2017117963A (ja) * | 2015-12-24 | 2017-06-29 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |