JP2001185612A - Ｓｏｉウェーハの製造方法 - Google Patents

Ｓｏｉウェーハの製造方法

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JP2001185612A JP2000336522A JP2000336522A JP2001185612A JP 2001185612 A JP2001185612 A JP 2001185612A JP 2000336522 A JP2000336522 A JP 2000336522A JP 2000336522 A JP2000336522 A JP 2000336522A JP 2001185612 A JP2001185612 A JP 2001185612A
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亨 基 金
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Abstract

(57)【要約】 【課題】 良好な素子特性が得られるＳＯＩウェーハの
製造方法を提供する。 【解決手段】 半導体基板の一側面上にパッド酸化層、
窒化層及びマスク酸化層を順次形成する段階、半導体基
板上に素子分離領域が露出されるように蝕刻する段階、
露出された半導体基板領域を蝕刻してトレンチを形成す
る段階、マスク酸化層を除去する段階、トレンチの底面
をフィールド酸化させてバードビークを有するフィール
ド酸化層を形成する段階、フィールド酸化層を除去する
段階、トレンチ内に酸化層を埋めてトレンチ型素子分離
層を形成する段階、前記窒化層及びパッド酸化層を除去
する段階、素子分離層及び半導体基板上に第１絶縁層を
蒸着する段階、ベース基板上に第２絶縁層を蒸着する段
階、第１絶縁層と第２絶縁層が接触するように半導体基
板とベース基板をボンディングする段階、素子分離層を
研磨停止層として半導体基板の他側面を１次研磨する段
階、所望の厚さの半導体層が得られるように半導体基板
の他側面を前記バードピーク部まで２次研磨する段階と
を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Ｓｉｌｉｃ
ｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェーハ、より詳し
くは良好な素子特性を有するＳＯＩウェーハの製造方法
に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化、高性能化が進行
するにつれて、バルクシリコンからなった単結晶シリコ
ンウェーハに代わってＳＯＩウェーハを用いる半導体集
積技術が注目されている。これは、ＳＯＩウェーハに集
積された半導体素子が、通常の単結晶シリコンウェーハ
に集積された半導体素子に比べ、小さい接合容量（Ｊｕ
ｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎｃｅ）による高速
化、低いしきい値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ
ａｇｅ）による低電圧化、及び完全な素子分離によるラ
ツチーアップ（Ｌａｔｃｈ−Ｕｐ）の減少などの利点を
有するためである。
【０００３】ＳＯＩウェーハは、支持手段であるベース
基板と、前記ベース基板上に配置されてボンディング媒
介体として機能する埋没酸化層と、前記埋没酸化層上に
配置されて素子形成領域を提供する半導体層の積層構造
を有している。このようなＳＯＩウェーハを製造する方
法としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法とボンディン
グ法が用いられてきた。
【０００４】ＳＩＭＯＸ法は、シリコンウェーハ内に酸
素イオンを注入し、その後、酸素イオンとシリコンが反
応するように熱処理を行うことにより、前記シリコンウ
ェーハの表面から所定深さにシリコンウェーハをベース
基板と半導体層から分離させる埋没酸化層を形成し、そ
の結果、ペース基板と埋没酸化層及び半導体層の積層構
造を有するＳＯＩウェーハを得る方法である。
【０００５】ボンディング法は、２枚のシリコン基板、
例えば、ベース基板と半導体基板を酸化層の介在下でボ
ンディングさせ、その後半導体基板の後面一部の厚さを
研磨することにより半導体層を得、その結果、ベース基
板と埋没酸化層及び半導体層の積層構造を有するＳＯＩ
ウェーハとする方法である。
【０００６】しかし、前記ＳＩＭＯＸ法によるＳＯＩウ
ェーハの製造方法は、イオン注入及び熱処理工程により
なされるため、半導体層の厚さ調節が難しく、かつ工程
時間が長いという欠点がある。また、前記ボンディング
法を用いるＳＯＩウェーハの製造方法は、相対的に工程
は簡単であるが、半導体層を得るための研磨時、研磨停
止層がないため、所望厚さの半導体層を得にくいという
欠点がある。
【０００７】最近では、ＳＯＩウェーハの製造は、ベー
ス基板と半導体基板をボンディングする前に、半導体基
板内に研磨停止層として機能するトレンチ型素子分離層
を備えたボンディング方式が用いられている。
【０００８】以下、図１及び図２を参照して、従来技術
によるＳＯＩウェーハの製造方法を説明する。
【０００９】まず図１に示すように、バルクシリコンか
らなった半導体基板１を用意し、この半導体基板１の一
部を蝕刻してトレンチＴを形成させる。研磨停止層とし
て機能するトレンチ型素子分離層２が、前記トレンチＴ
内に酸化層を充填させることにより形成される。この
際、前記トレンチＴは、ハンプ（Ｈｕｍｐ）特性を抑え
るためのトップラウンディング効果（Ｔｏｐ Ｒｏｕｎ
ｄｉｎｇ Ｅｆｆｅｃｔ）、接合漏洩電流（Ｊｕｎｃｔ
ｉｏｎ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）を改善する
ためのボトムラウンディング効果（Ｂｏｔｔｏｍ Ｒｏ
ｕｎｄｉｎｇ Ｅｆｆｅｃｔ）を考慮して、８３〜８５
°のスロープを有するように形成させて、良好な素子特
性を得ている。第１酸化層３ａは素子分離層２及び半導
体基板１上に形成される。
【００１０】図２に示すように、ベース基板４を用意
し、第２酸化層３ｂを前記ベース基板１上に形成させ
る。前記ベース基板４と半導体基板１が、第１酸化層３
ａと第２酸化層３ｂが接触するようにボンディングさせ
る。素子分離層２を研磨停止層として半導体基板を化学
的に研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰ）することにより半
導体層１が得られ、その結果、ベース基板１と第１酸化
層３ａ及び第２酸化層３ｂを含む埋没酸化層３及び素子
分離層２が半導体層１の積層構造になったＳＯＩウェー
ハが得られる。
【００１１】しかし、従来の技術によるＳＯＩウェーハ
の製造方法は、次のような理由により良好な素子特性が
得られないという問題点があった。
【００１２】まず、素子分離層２の形成時、トレンチＴ
は、良好な素子特性を得るため、８３〜８５°のスロー
プを有するように形成される。ところが、その後の工程
で、前記トレンチＴは上下が逆になるため、良好な素子
特性が期待できなくなる。
【００１３】また、ＳＯＩウェーハに集積される素子の
特性は、半導体層１ａの厚さの均一性に大きく依存して
いる。ところが、研磨停止層として素子分離層を用いて
半導体基板を研磨すると、図２に示すように、シリコン
と酸化層の研磨選択比の差により前記半導体層１ａの表
面にディッシング（Ｄｉｓｈｉｎｇ）Ｄが発生して半導
体層１ａの厚さの均一性が損なわれ、良好な素子特性を
期待することができなくなる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、良好
な素子特性が得られるＳＯＩウェーハの製造方法を提供
することである。
【００１５】
【課題を解決するための手段】前記のような目的を達成
するため本発明のＳＯＩウェーハの製造方法は、半導体
基板及びベース基板を用意する段階と、前記半導体基板
の一側面上にパッド酸化層、窒化層及びマスク酸化層を
順次形成する段階と、前記半導体基板上に素子分離領域
が露出されるように、前記マスク酸化層，窒化層及びパ
ッド酸化層を蝕刻する段階と、前記露出された半導体基
板領域を蝕刻してトレンチを形成する段階と、前記マス
ク酸化層を除去する段階と、前記トレンチの底面をフィ
ールド酸化させて、縁部にバードビークを有するフィー
ルド酸化層を形成する段階と、前記フィールド酸化層を
除去する段階と、前記トレンチ内に酸化層を埋めてトレ
ンチ型素子分離層を形成する段階と、前記窒化層及びパ
ッド酸化層を除去する段階と、前記素子分離層及び半導
体基板上に第１絶縁層を蒸着する段階と、前記ベース基
板上に第２絶縁層を蒸着する段階と、前記第１絶縁層と
第２絶縁層が接触するように、前記半導体基板とベース
基板をボンディングする段階と、前記素子分離層を研磨
停止層として前記半導体基板の他側面を１次研磨する段
階と、所望厚さの半導体層が得られるように、前記半導
体基板の他側面を前記バードピーク部まで２次研磨する
段階とを含むことを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施例によるＳＯ
Ｉウェーハの製造方法を図３〜図１１に基づいて説明す
る。
【００１７】図３に示すように、バルクシリコンからな
った半導体基板１１を用意し、パッド酸化層１２、窒化
層１３及びマスク酸化層１４をそれぞれ５〜１０ｎｍ、
１００〜１５０ｎｍ及び３０〜６０ｎｍの厚さで前記半
導体基板１１の一側面上に順次蒸着していく。素子分離
層を形成する領域を決めて、フォトリソグラフイー（Ｐ
ｈｏｔｏ Ｌｉｔｈｏｇｒａｐｈｙ）プロセスにより、
ホトレジスト層パターン１５を前記マスク酸化層１４上
に形成させる。前記マスク酸化層１４、窒化層１３及び
パッド酸化層１２を、半導体基盤１１の素子分離領域が
露出されるように、前記ホトレジスト層パターン１５を
蝕刻バリアとして用いて蝕刻する。
【００１８】図４に示すように、ホトレジスト層パター
ンを除去する。露出された半導体基板領域が所定の厚さ
に蝕刻され、垂直スロープを有するトレンチＴが形成さ
れる。
【００１９】図５に示すように、マスク酸化層を除去す
る。前記トレンチＴを含む基板１の全面に酸化防止層を
蒸着し、その後、前記酸化防止層を全面蝕刻（ＢＩａｎ
ｋｅｔ−Ｅｔｃｈ）することにより、前記トレンチＴの
側壁にスペーサ１６が形成される。ここで、前記スペー
サ１６は、後続のフィールド酸化時、前記トレンチＴの
側壁を酸化しないようにするためのもので、ポリシリコ
ン層又は窒化層からなっている。
【００２０】図６に示すように、窒化層１３を酸化バリ
アとして用いて、露出されたトレンチＴの底面を酸化す
ることにより、縁部にバードビーク（ｂｉｒｄ ｂｅａ
ｋ）を有するフィールド酸化層１７が形成される。
【００２１】図７に示すように、フィールド酸化層とス
ペーサを蝕刻して除去し、酸化層１８をトレンチＴの内
部及び窒化層１３上に蒸着してトレンチＴを完全に埋め
るようになる。
【００２２】図８に示すように、酸化層１８をＣＭＰプ
ロセスにより研磨し、窒化層１３を露出し、下部にバー
ドビークを持つ素子分離層１８ａを形成させ、さらに前
記酸化層を研磨して、窒化層とその下部のパッド酸化層
を順次除去していく。第１絶縁層１９ａを素子分離層１
８ａ及び半導体基板１１の一側面上に形成させる。
【００２３】図９に示すように、ベース基板２０を用意
し、第２絶縁層１９ｂを前記ベース基板２０の一側面上
に形成させる。前記ベース基板２０と半導体基板１１
を、前記第１絶縁層１９ａと第２絶縁層１９ｂが接触す
るようにボンディングさせる。前記第１絶縁層１９ａと
第２絶縁層１９ｂは後に得られるＳＯＩウェーハにおい
て埋没酸化層として機能し、例えばＢＰＳＧ層で形成さ
れる。
【００２４】図１０に示すように、半導体基板１１のも
う一方の側面を、素子分離層１８ａを研磨停止層として
用いるＣＭＰプロセスにより１次研磨する。
【００２５】図１１に示すように、前記１次研磨された
半導体基板１１の面を、さらにバードビーク部までＣＭ
Ｐプロセスにより２次研磨することにより、素子分離層
１８ａを有する半導体層１１ａが得られ、その結果、ベ
ース基板２０と埋没酸化層１９及び半導体層１１ａの積
層構造からなったＳＯＩウェーハが得られる。前記２次
研磨は、シリコンと酸化層の研磨選択比を１：１である
スラリーを使用して行われ、所望の厚さの半導体層が得
られる迄行う。
【００２６】ここで、前記素子分離層１８ａの上部はバ
ーズピークによりトップラウンディング効果が得られ、
これによりこの後の工程でのゲート酸化層の劣化やハン
プ（Ｈｕｍｐ）特性が抑えられる。また、２次研磨をシ
リコンと酸化層の研磨選択比が１：１であるスラリーを
使用して行い、そして素子分離層に作られたバードビー
クにより半導体層でのディッシング現象を小さくするこ
とができる。以上のほかにも、本発明はその要旨を逸脱
しない範囲で多様に変更実施することができる。
【００２７】
【発明の効果】以上説明したように、本発明の方法によ
り製造されたＳＯＩウェーハに半導体素子を集積させる
場合、ゲート酸化層の劣化及びハンプ特性が抑制され、
かつ半導体層の厚さの均一性が向上できることにより、
良好な素子特性を得ることができる。また、半導体層の
厚さが均一になることにより、後続工程の信頼性も高め
ることができる。
【図面の簡単な説明】
【図１】従来の技術によるＳＯＩウェーハの製造方法
で、半導体基板上にトレンチと酸化層を形成させた断面
図である。
【図２】従来の技術によるベース基板、埋没酸化層及び
素子分離層が積層構造になったＳＯＩウェーハの断面図
である。
【図３】本発明によるＳＯｌウェーハの製造方法で、半
導体基板にホトレジスト層パターンを蝕刻バリアとして
パッド酸化層、窒化層及びマスク酸化層を蝕刻した断面
図である。
【図４】本発明によるＳＯｌウェーハの製造方法で、ホ
トレジスト層パターンを除去した断面図である。
【図５】本発明によるＳＯｌウェーハの製造方法で、マ
スク酸化層を除去した断面図である。
【図６】本発明によるＳＯｌウェーハの製造方法で、バ
ードビークを有するフィールド酸化層が形成された断面
図である。
【図７】本発明によるＳＯｌウェーハの製造方法で、フ
ィールド酸化層とスペーサを蝕刻して除去してトレンチ
を完全に埋めるようにした断面図である。
【図８】本発明によるＳＯｌウェーハの製造方法で、第
１絶縁層を素子分離層及び半導体基板の一側面上に形成
させた断面図である。
【図９】本発明によるＳＯｌウェーハの製造方法で、ベ
ース基板と半導体基板を、第１絶縁層と第２絶縁層が接
触するようにボンディングさせた断面図である。
【図１０】本発明によるＳＯｌウェーハの製造方法で、
半導体基板のもう一方の側面を研磨した断面図である。
【図１１】本発明によるＳＯｌウェーハの製造方法で、
半導体基板の面を、さらにバードビーク部まで研磨し
て、ベース基板と埋没酸化層及び半導体層の積層構造と
したＳＯＩウェーハの断面図である。
【符号の説明】
１： 半導体基板 ２： トレンチ型素子分離層 ３ａ： 第１酸化層 ３ｂ： 第２酸化層 ４： ベース基板 １１： 半導体基板 １２： パッド酸化層 １３： 窒化層 １４： マスク酸化層 １５： ホトレジスト層パターン １６： スペーサ １７： フィールド酸化層 １８： 酸化層 １８ａ： 素子分離層 １９ａ： 第１絶縁層 １９ｂ： 第２絶縁層 ２０： ベース基板 Ｄ： ディッシング Ｔ： トレンチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/76 Ｎ 21/94 Ａ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板及びベース基板を用意する段
    階と、 前記半導体基板の一側面上にパッド酸化層、窒化層及び
    マスク酸化層を順次形成する段階と、 前記半導体基板上に素子分離領域が露出されるように、
    前記マスク酸化層，窒化層及びパッド酸化層を蝕刻する
    段階と、 前記露出された半導体基板領域を蝕刻してトレンチを形
    成する段階と、 前記マスク酸化層を除去する段階と、 前記トレンチの底面をフィールド酸化させて、縁部にバ
    ードビークを有するフィールド酸化層を形成する段階
    と、 前記フィールド酸化層を除去する段階と、 前記トレンチ内に酸化層を埋めてトレンチ型素子分離層
    を形成する段階と、 前記窒化層及びパッド酸化層を除去する段階と、 前記素子分離層及び半導体基板上に第１絶縁層を蒸着す
    る段階と、 前記ベース基板上に第２絶縁層を蒸着する段階と、 前記第１絶縁層と第２絶縁層が接触するように、前記半
    導体基板とベース基板をボンディングする段階と、 前記素子分離層を研磨停止層として前記半導体基板の他
    側面を１次研磨する段階と、 所望厚さの半導体層が得られるように、前記半導体基板
    の他側面を前記バードピーク部まで２次研磨する段階と
    を含んでなることを特徴とするＳＯＩ（Ｓｉｌｉｃｏｎ
    −ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェーハの製造方法。
  2. 【請求項２】 前記パッド酸化層は５〜１０ｎｍの厚さ
    に蒸着することを特徴とする請求硬１記載のＳＯＩウェ
    ーハの製造方法。
  3. 【請求項３】 前記パッド窒化層は１００〜１５０ｎｍ
    の厚さに蒸着することを特徴とする請求項１記載のＳＯ
    Ｉウェーハの製造方法。
  4. 【請求項４】 前記マスク酸化層は３０〜６０ｎｍの厚
    さに蒸着することを特徴とする請求項１記載のＳＯＩウ
    工−ハの製造方法。
  5. 【請求項５】 前記トレンチは垂直のスロープを有する
    ように形成することを特徴とする請求項１記載のＳＯＩ
    ウェーハの製造方法。
  6. 【請求項６】 前記トレンチを形成する段階後、かつ前
    記フィールド酸化層を形成する段階前、前記トレンチの
    側壁に酸化防止用スペーサを形成する段階を更に含んで
    なることを特徴とする請求項１記載のＳＯＩウェーハの
    製造方法。
  7. 【請求項７】 前記スペーサは、ポリシリコン層又は窒
    化層から形成することを特徴とする請求項６記載のＳＯ
    Ｉウェーハの製造方法。
  8. 【請求項８】 前記２次研磨は、シリコンと酸化層の研
    磨選択比が１：１であるスラリーを使用して行うことを
    特徴とする請求項１記載のＳＯＩウェーハの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387531B1 (ko) * 2001-07-30 2003-06-18 삼성전자주식회사 반도체소자 제조방법
KR100525797B1 (ko) * 2003-06-18 2005-11-02 동부아남반도체 주식회사 소자분리막 구조 및 제조 방법
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7400015B1 (en) * 2007-01-15 2008-07-15 International Business Machines Corporation Semiconductor structure with field shield and method of forming the structure
US20090325359A1 (en) * 2008-06-30 2009-12-31 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a modified isolation structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161810A (ja) * 1993-12-06 1995-06-23 Fujitsu Ltd Ｓｏｉ基板の製造方法及び半導体装置
JPH0818054A (ja) * 1994-04-28 1996-01-19 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH09153542A (ja) * 1995-11-30 1997-06-10 Nec Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161810A (ja) * 1993-12-06 1995-06-23 Fujitsu Ltd Ｓｏｉ基板の製造方法及び半導体装置
JPH0818054A (ja) * 1994-04-28 1996-01-19 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH09153542A (ja) * 1995-11-30 1997-06-10 Nec Corp 半導体装置の製造方法

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