JP3413516B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、素子分離膜を備えるＳＯＩ（Silico
n-On-Insulator）ウェーハの製造方法に関する。
方法に関し、特に、素子分離膜を備えるＳＯＩ（Silico
n-On-Insulator）ウェーハの製造方法に関する。
【０００２】
【従来の技術】ＳＯＩウェーハは、全体を支持する基板
とデバイスが形成される基板との間に絶縁体が挟まれる
構造である。このようなＳＯＩウェーハを利用して製作
された半導体素子は、完全な素子分離、寄生容量の減少
及び高速動作を容易にするという利点を有する。
とデバイスが形成される基板との間に絶縁体が挟まれる
構造である。このようなＳＯＩウェーハを利用して製作
された半導体素子は、完全な素子分離、寄生容量の減少
及び高速動作を容易にするという利点を有する。
【０００３】ＳＯＩウェーハを製造する方法としては、
一般的に、シリコン基板内部に酸素イオンを注入して形
成するＳＩＭＯＸ（seperation by implanted oxygen）
方法と、絶縁膜が形成された支持基板とデバイス基板と
を接着させて形成する接合方法とが利用される。
一般的に、シリコン基板内部に酸素イオンを注入して形
成するＳＩＭＯＸ（seperation by implanted oxygen）
方法と、絶縁膜が形成された支持基板とデバイス基板と
を接着させて形成する接合方法とが利用される。
【０００４】
【発明が解決しようとする課題】ところが、ＳＩＭＯＸ
方法を利用したＳＯＩウェーハ形成方法は、イオン注入
によって形成されるので、デバイスが形成されるシリコ
ン層の厚さを調節し難いという問題点がある。又、工程
時間が長くなるという問題点もある。従って、近年にお
いて、２枚のシリコン基板を接着させる接合方法が主に
利用されている。
方法を利用したＳＯＩウェーハ形成方法は、イオン注入
によって形成されるので、デバイスが形成されるシリコ
ン層の厚さを調節し難いという問題点がある。又、工程
時間が長くなるという問題点もある。従って、近年にお
いて、２枚のシリコン基板を接着させる接合方法が主に
利用されている。
【０００５】図１は素子分離膜を備えたＳＯＩウェーハ
を示す断面図であって、これに基づいてその製造方法を
説明する。第１シリコン基板１１を備え、前記第１シリ
コン基板１１にトレンチを形成する。後続工程の化学的
・機械的研磨（Chemical Mechenical Polishing;ＣＭ
Ｐ）工程の際に、研磨停止層として使用するための酸化
膜１２を前記トレンチ内に埋め込む。酸化膜１２は、第
１シリコン基板１１の上部表面が露出されるまでＣＭＰ
工程により研磨される。その結果として、酸化膜１２が
トレンチ内に埋め込まれた形態の素子分離膜となる。素
子分離膜を含む第１シリコン基板１１上に酸化膜からな
る埋め込み絶縁膜１４が形成される。
を示す断面図であって、これに基づいてその製造方法を
説明する。第１シリコン基板１１を備え、前記第１シリ
コン基板１１にトレンチを形成する。後続工程の化学的
・機械的研磨（Chemical Mechenical Polishing;ＣＭ
Ｐ）工程の際に、研磨停止層として使用するための酸化
膜１２を前記トレンチ内に埋め込む。酸化膜１２は、第
１シリコン基板１１の上部表面が露出されるまでＣＭＰ
工程により研磨される。その結果として、酸化膜１２が
トレンチ内に埋め込まれた形態の素子分離膜となる。素
子分離膜を含む第１シリコン基板１１上に酸化膜からな
る埋め込み絶縁膜１４が形成される。
【０００６】第２シリコン基板１３を備え、この第２シ
リコン基板１３は、第１シリコン基板１１と接合され
る。この時、前記第２シリコン基板１３の上部表面は、
前記第１シリコン基板１１上に形成された埋め込み絶縁
膜１４と当接するように接合される。その後、熱処理す
ることにより前記第１及び第２シリコン基板１１、１３
間の接合強度は増加する。
リコン基板１３は、第１シリコン基板１１と接合され
る。この時、前記第２シリコン基板１３の上部表面は、
前記第１シリコン基板１１上に形成された埋め込み絶縁
膜１４と当接するように接合される。その後、熱処理す
ることにより前記第１及び第２シリコン基板１１、１３
間の接合強度は増加する。
【０００７】第１シリコン基板１１の後面は、トレンチ
内に埋め込まれた前記酸化膜１２からなる素子分離膜が
露出されるまでＣＭＰ工程にて研磨される。その結果、
ＳＯＩウェーハ１００が製造される。この時、残ってい
る第１シリコン基板１１の厚さはＳＯＩウェーハ１００
上に形成される素子が要求する活性層の厚さとなる。
内に埋め込まれた前記酸化膜１２からなる素子分離膜が
露出されるまでＣＭＰ工程にて研磨される。その結果、
ＳＯＩウェーハ１００が製造される。この時、残ってい
る第１シリコン基板１１の厚さはＳＯＩウェーハ１００
上に形成される素子が要求する活性層の厚さとなる。
【０００８】従来におけるＳＯＩウェーハの製造方法
は、厚さが均一で薄い活性層を得るために、ＣＭＰ工程
の際にトレンチに埋め込まれた酸化膜１２を研磨停止層
にして施すにも係わらず、図１のＡ部分のように、シリ
コン基板１１の活性領域の中心部分が他の部分に比し低
くなるという、わん状変形（dishing）が発生する。
は、厚さが均一で薄い活性層を得るために、ＣＭＰ工程
の際にトレンチに埋め込まれた酸化膜１２を研磨停止層
にして施すにも係わらず、図１のＡ部分のように、シリ
コン基板１１の活性領域の中心部分が他の部分に比し低
くなるという、わん状変形（dishing）が発生する。
【０００９】このような問題を解決するため、従来は、
ＣＭＰ工程際に用いる研磨溶液（slurry）の濃度及び酸
度（pH）を調節してＣＭＰ工程を安定化させている。
ＣＭＰ工程際に用いる研磨溶液（slurry）の濃度及び酸
度（pH）を調節してＣＭＰ工程を安定化させている。
【００１０】しかし、前記方法におけるわん状変形は、
同一幅の素子分離領域を有するシリコン基板に適用する
場合には発生しないが、違う幅の素子分離領域を有する
シリコン基板に適用する場合には相変らず発生する。
同一幅の素子分離領域を有するシリコン基板に適用する
場合には発生しないが、違う幅の素子分離領域を有する
シリコン基板に適用する場合には相変らず発生する。
【００１１】このように、本発明の目的は、シリコン基
板の研磨際に発生する、わん状変形を防止することによ
り、均一な厚さのシリコン活性層が得られる半導体素子
の製造方法を提供することにある。
板の研磨際に発生する、わん状変形を防止することによ
り、均一な厚さのシリコン活性層が得られる半導体素子
の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体素子の製造方法は、第１及び第２シリ
コン基板を提供する段階；前記第１シリコン基板の予定
された活性領域に不純物をイオン注入する段階；前記第
１シリコン基板の活性領域の間をエッチングしてトレン
チを形成する段階；前記トレンチが埋め込まれるように
前記第１シリコン基板の全面上に第１絶縁膜を形成する
段階；前記第１絶縁膜を、前記第１シリコン基板が露出
されるまでエッチバックしてトレンチ型素子分離膜を形
成する段階；前記トレンチ型素子分離膜の形成された前
記第１シリコン基板上に第２絶縁膜を形成する段階；前
記第１シリコン基板上に形成された前記第２絶縁膜と前
記第２シリコン基板とが接するように、前記第１シリコ
ン基板と前記第２シリコン基板とを接合させる段階；前
記第１シリコン基板を不純物がドーピングされている部
分に近接させて１次研磨する段階；前記１次研磨した第
１シリコン基板を不純物のドーピングされている領域が
除去されるまでエッチング液を用いてエッチングする段
階；及び前記素子分離膜を研磨停止層にして、前記第１
シリコン基板を２次研磨し、ＳＯＩウェーハを製造する
段階とを含んでなり、 前記第１シリコン基板の活性領域
に不純物をイオン注入する段階は、前記第１シリコン基
板上にその活性領域を露出させるイオン注入マスクパタ
ーンを形成する段階、及び前記露出された第１シリコン
基板の、予定された活性領域に不純物をイオン注入する
段階をさらに含み、前記１次研磨した第１シリコン基板
をエッチングする段階は、前記第１シリコン基板の素子
分離領域間の不純物がイオン注入される部分より、前記
第１シリコン基板の素子分離領域の上部の方を遅くエッ
チングするようなエッチング液を用いてウェットエッチ
ングし、前記第１シリコン基板の活性領域に不純物をイ
オン注入する段階でのイオン注入の深さは、トレンチの
深さより深くすることを特徴としている。
の本発明の半導体素子の製造方法は、第１及び第２シリ
コン基板を提供する段階；前記第１シリコン基板の予定
された活性領域に不純物をイオン注入する段階；前記第
１シリコン基板の活性領域の間をエッチングしてトレン
チを形成する段階；前記トレンチが埋め込まれるように
前記第１シリコン基板の全面上に第１絶縁膜を形成する
段階；前記第１絶縁膜を、前記第１シリコン基板が露出
されるまでエッチバックしてトレンチ型素子分離膜を形
成する段階；前記トレンチ型素子分離膜の形成された前
記第１シリコン基板上に第２絶縁膜を形成する段階；前
記第１シリコン基板上に形成された前記第２絶縁膜と前
記第２シリコン基板とが接するように、前記第１シリコ
ン基板と前記第２シリコン基板とを接合させる段階；前
記第１シリコン基板を不純物がドーピングされている部
分に近接させて１次研磨する段階；前記１次研磨した第
１シリコン基板を不純物のドーピングされている領域が
除去されるまでエッチング液を用いてエッチングする段
階；及び前記素子分離膜を研磨停止層にして、前記第１
シリコン基板を２次研磨し、ＳＯＩウェーハを製造する
段階とを含んでなり、 前記第１シリコン基板の活性領域
に不純物をイオン注入する段階は、前記第１シリコン基
板上にその活性領域を露出させるイオン注入マスクパタ
ーンを形成する段階、及び前記露出された第１シリコン
基板の、予定された活性領域に不純物をイオン注入する
段階をさらに含み、前記１次研磨した第１シリコン基板
をエッチングする段階は、前記第１シリコン基板の素子
分離領域間の不純物がイオン注入される部分より、前記
第１シリコン基板の素子分離領域の上部の方を遅くエッ
チングするようなエッチング液を用いてウェットエッチ
ングし、前記第１シリコン基板の活性領域に不純物をイ
オン注入する段階でのイオン注入の深さは、トレンチの
深さより深くすることを特徴としている。
【００１３】
【発明の実施の形態】図２を参照して、第１シリコン基
板２０１を備え、前記第１シリコン基板２０１上にイオ
ン注入マスクパターン２０２を形成する。前記イオン注
入マスクパターン２０２は素子分離膜の形成される前記
第１シリコン基板２０１の部分が遮断されるように形成
する。前記イオン注入マスクパターン２０２はフォトレ
ジストで形成するのがよく、その他の物質で形成しても
よい。露出された前記第１シリコン基板２０１部分に
は、例えば、ホウ素（Ｂ）のような不純物が２×１０
１５〜２×１０１６/cm２の高濃度でイオン注入され、
前記第１シリコン基板２０１の所定深さに不純物２０３
が分布される。前記不純物２０３のイオン注入の深さ
は、活性層の厚さを考慮した深さで、かつトレンチのそ
れより深くする必要がある。
板２０１を備え、前記第１シリコン基板２０１上にイオ
ン注入マスクパターン２０２を形成する。前記イオン注
入マスクパターン２０２は素子分離膜の形成される前記
第１シリコン基板２０１の部分が遮断されるように形成
する。前記イオン注入マスクパターン２０２はフォトレ
ジストで形成するのがよく、その他の物質で形成しても
よい。露出された前記第１シリコン基板２０１部分に
は、例えば、ホウ素（Ｂ）のような不純物が２×１０
１５〜２×１０１６/cm２の高濃度でイオン注入され、
前記第１シリコン基板２０１の所定深さに不純物２０３
が分布される。前記不純物２０３のイオン注入の深さ
は、活性層の厚さを考慮した深さで、かつトレンチのそ
れより深くする必要がある。
【００１４】図３を参照して、イオン注入マスクパター
ン２０２は除去される。前記第１シリコン基板２０１上
に５０〜２００Åの熱酸化膜２０４と７００〜１，５０
０Åの窒化膜２０５とが続いて形成される。
ン２０２は除去される。前記第１シリコン基板２０１上
に５０〜２００Åの熱酸化膜２０４と７００〜１，５０
０Åの窒化膜２０５とが続いて形成される。
【００１５】図４を参照して、前記窒化膜２０５上にト
レンチ形成のためのエッチングマスクパターン２０６を
形成する。前記エッチングマスクパターン２０６は不純
物の分布されている第１シリコン基板２０１の上部の前
記窒化膜の部分が被覆されるように形成する。エッチン
グ工程を施して露出された窒化膜２０５部分とその下部
の熱酸化膜２０４部分を除去する。前記窒化膜２０５及
び熱酸化膜２０４がエッチングされることにより露出さ
れた第１シリコン基板２０１部分は所定深さ、例えば５
００〜３，０００Åの深さだけエッチングされる。その
結果として、前記第１シリコン基板２０１にトレンチ２
０７が形成される。
レンチ形成のためのエッチングマスクパターン２０６を
形成する。前記エッチングマスクパターン２０６は不純
物の分布されている第１シリコン基板２０１の上部の前
記窒化膜の部分が被覆されるように形成する。エッチン
グ工程を施して露出された窒化膜２０５部分とその下部
の熱酸化膜２０４部分を除去する。前記窒化膜２０５及
び熱酸化膜２０４がエッチングされることにより露出さ
れた第１シリコン基板２０１部分は所定深さ、例えば５
００〜３，０００Åの深さだけエッチングされる。その
結果として、前記第１シリコン基板２０１にトレンチ２
０７が形成される。
【００１６】エッチングマスクパターン２０６はイオン
注入マスクとは互いに反対形であるので、同一の露光マ
スクと反対型のフォトレジストとを使用して形成でき
る。
注入マスクとは互いに反対形であるので、同一の露光マ
スクと反対型のフォトレジストとを使用して形成でき
る。
【００１７】一方、トレンチの形成後には、熱酸化工程
を施してトレンチ壁面に熱酸化膜を形成させる。その
後、前記熱酸化膜を除去させる犠牲酸化工程を施する。
これにより、トレンチを形成するためのエッチング時に
前記トレンチ壁面に発生される損傷は補償される。
を施してトレンチ壁面に熱酸化膜を形成させる。その
後、前記熱酸化膜を除去させる犠牲酸化工程を施する。
これにより、トレンチを形成するためのエッチング時に
前記トレンチ壁面に発生される損傷は補償される。
【００１８】図５を通じて前記トレンチ壁面に５０〜２
００Åの厚さの熱酸化膜(図示せず)を形成し、前記第１
シリコン基板２０１の全面上に前記トレンチが埋め込ま
れる程度の厚さで化学気相蒸着法にて第１絶縁膜２０８
を蒸着する。
００Åの厚さの熱酸化膜(図示せず)を形成し、前記第１
シリコン基板２０１の全面上に前記トレンチが埋め込ま
れる程度の厚さで化学気相蒸着法にて第１絶縁膜２０８
を蒸着する。
【００１９】第１絶縁膜はＯ３ ＴＥＯＳ ＵＳＧ酸化
膜、又は、高密度プラズマ化学気相蒸着法にて形成され
た酸化膜が使用される。Ｏ３ＴＥＯＳ ＵＳＧ酸化膜が
使用される場合、蒸着後にＯ３ ＴＥＯＳＵＳＧ酸化膜
の緻密化のため、９５０〜１，１５０℃の温度、及びＮ
２ 雰囲気下で３０〜６０分間熱処理する。
膜、又は、高密度プラズマ化学気相蒸着法にて形成され
た酸化膜が使用される。Ｏ３ＴＥＯＳ ＵＳＧ酸化膜が
使用される場合、蒸着後にＯ３ ＴＥＯＳＵＳＧ酸化膜
の緻密化のため、９５０〜１，１５０℃の温度、及びＮ
２ 雰囲気下で３０〜６０分間熱処理する。
【００２０】図６を参照して、前記窒化膜が露出される
ように前記第１絶縁膜２０８をエッチバックしてから前
記窒化膜を除去する。これによって、第１シリコン基板
２０１にトレンチ型素子分離膜２０８ａが形成される。
ここで、窒化膜の除去時に熱酸化膜は除去或いは残存す
る事もある。図は熱酸化膜の除去された場合を示したも
のである。
ように前記第１絶縁膜２０８をエッチバックしてから前
記窒化膜を除去する。これによって、第１シリコン基板
２０１にトレンチ型素子分離膜２０８ａが形成される。
ここで、窒化膜の除去時に熱酸化膜は除去或いは残存す
る事もある。図は熱酸化膜の除去された場合を示したも
のである。
【００２１】図７を参照して、第１シリコン基板２０１
上に第２絶縁膜２０９が蒸着される。前記第２絶縁膜２
０９はＯ３ＢＰＳＧ膜であり、３，０００〜１０，００
０Åの厚さで蒸着される。第２絶縁膜２０９が蒸着され
た後には、この膜に対するＣＭＰ工程が行われて表面平
坦化がなされる。
上に第２絶縁膜２０９が蒸着される。前記第２絶縁膜２
０９はＯ３ＢＰＳＧ膜であり、３，０００〜１０，００
０Åの厚さで蒸着される。第２絶縁膜２０９が蒸着され
た後には、この膜に対するＣＭＰ工程が行われて表面平
坦化がなされる。
【００２２】図８を参照して、第２シリコン基板２１０
を備え、前記第２シリコン基板２１０は第１シリコン基
板２０１と接合される。この時、前記第２シリコン基板
２１０の上部表面は前記第１シリコン基板２０１上に形
成された第２絶縁膜２０９と当接するように接合され
る。その後、それら間の接合強度を向上させるため、８
００〜９５０℃の温度、Ｏ２ 又はＮ２雰囲気下で１０
〜６０分間熱処理する。
を備え、前記第２シリコン基板２１０は第１シリコン基
板２０１と接合される。この時、前記第２シリコン基板
２１０の上部表面は前記第１シリコン基板２０１上に形
成された第２絶縁膜２０９と当接するように接合され
る。その後、それら間の接合強度を向上させるため、８
００〜９５０℃の温度、Ｏ２ 又はＮ２雰囲気下で１０
〜６０分間熱処理する。
【００２３】図９を参照して、前記第１シリコン基板２
０１の後面はＣＭＰ工程により１次研磨される。ここ
で、１次研磨は不純物２０３の分布されている部分まで
近接させ実施する。
０１の後面はＣＭＰ工程により１次研磨される。ここ
で、１次研磨は不純物２０３の分布されている部分まで
近接させ実施する。
【００２４】続いて、ドーピングされたシリコン層より
ドーピングされないシリコン層のエッチング速度を速く
するエッチング液によって、前記第１シリコン基板２０
１の後面は不純物２０３の分布された領域が除去される
までウェットエッチングされる。その結果、第１シリコ
ン基板２０１の不純物がイオン注入された部分は、前記
第１シリコン基板２０１の素子分離膜２０８ａの形成さ
れた部分より速くエッチングされるので、図９のように
なる。エッチング液は不純物のホウ素の場合、ＮＨ２
ＯＨ、Ｈ２Ｏ２ 及びＨ２Ｏの混合溶液が用いられる。
ドーピングされないシリコン層のエッチング速度を速く
するエッチング液によって、前記第１シリコン基板２０
１の後面は不純物２０３の分布された領域が除去される
までウェットエッチングされる。その結果、第１シリコ
ン基板２０１の不純物がイオン注入された部分は、前記
第１シリコン基板２０１の素子分離膜２０８ａの形成さ
れた部分より速くエッチングされるので、図９のように
なる。エッチング液は不純物のホウ素の場合、ＮＨ２
ＯＨ、Ｈ２Ｏ２ 及びＨ２Ｏの混合溶液が用いられる。
【００２５】図１０を参照して、第１シリコン基板２０
１は、素子分離膜２０８ａを研磨停止層とするＣＭＰ工
程を利用した２次研磨工程が行われる。その結果、素子
分離膜の具備されたＳＯＩウェーハが完成する。
１は、素子分離膜２０８ａを研磨停止層とするＣＭＰ工
程を利用した２次研磨工程が行われる。その結果、素子
分離膜の具備されたＳＯＩウェーハが完成する。
【００２６】本発明の実施の形態では、素子分離膜２０
８ａ間の第１シリコン基板２０１部分の厚さは前記素子
分離膜２０８ａの上部の前記第１シリコン基板２０１の
厚さより相対的に厚い状態でＣＭＰ工程が行われる。こ
れにより、素子分離膜２０８ａ間の活性領域で、わん状
変形が発生しない。
８ａ間の第１シリコン基板２０１部分の厚さは前記素子
分離膜２０８ａの上部の前記第１シリコン基板２０１の
厚さより相対的に厚い状態でＣＭＰ工程が行われる。こ
れにより、素子分離膜２０８ａ間の活性領域で、わん状
変形が発生しない。
【００２７】前記実施の形態においては、トレンチ型素
子分離膜を示して説明したが、局部酸化工程によるフィ
ールド酸化膜を形成することについても適用が可能であ
る。
子分離膜を示して説明したが、局部酸化工程によるフィ
ールド酸化膜を形成することについても適用が可能であ
る。
【００２８】なお、本発明の技術思想を、前記好ましい
一実施の形態により具体的に説明したが、本発明はこの
実施の形態によって限定されないことに注意すべきであ
る。すなわち、当業者においては、本発明の技術思想の
範囲内において多様な実施の形態をとりうることは論を
またない。
一実施の形態により具体的に説明したが、本発明はこの
実施の形態によって限定されないことに注意すべきであ
る。すなわち、当業者においては、本発明の技術思想の
範囲内において多様な実施の形態をとりうることは論を
またない。
【００２９】
【発明の効果】以上の説明のように本発明においては、
素子分離膜を有するＳＯＩウェーハを製造するにあた
り、シリコンの研磨時に発生するわん状変形を防止でき
るので、均一な厚さのシリコン活性層が得られる。これ
に伴い、後続工程が容易であるだけでなく、製造歩留ま
りも向上させることができる。
素子分離膜を有するＳＯＩウェーハを製造するにあた
り、シリコンの研磨時に発生するわん状変形を防止でき
るので、均一な厚さのシリコン活性層が得られる。これ
に伴い、後続工程が容易であるだけでなく、製造歩留ま
りも向上させることができる。
【図１】従来技術により製作された素子分離膜を有する
ＳＯＩウェーハの断面図である。
ＳＯＩウェーハの断面図である。
【図２】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図３】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図４】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図５】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図６】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図７】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図８】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図９】本発明の実施の形態による素子分離膜を有する
ＳＯＩウェーハの製造工程図である。
ＳＯＩウェーハの製造工程図である。
【図１０】本発明の実施の形態による素子分離膜を有す
るＳＯＩウェーハの製造工程図である。
るＳＯＩウェーハの製造工程図である。
２０１ 第１シリコン基板
２０２ イオン注入マスクパターン
２０３ 不純物
２０４ 熱酸化膜
２０５ 窒化膜
２０６ エッチングマスクパターン
２０７ トレンチ
２０８ 第１絶縁膜
２０８ａ 素子分離膜
２０９ 第２絶縁膜
２１０ 第２シリコン基板
Claims (14)
- 【請求項１】 第１及び第２シリコン基板を提供する段
階； 前記第１シリコン基板の予定された活性領域に不純物を
イオン注入する段階； 前記第１シリコン基板の活性領域の間をエッチングして
トレンチを形成する段階； 前記トレンチが埋め込まれるように前記第１シリコン基
板の全面上に第１絶縁膜を形成する段階； 前記第１絶縁膜を、前記第１シリコン基板が露出される
までエッチバックしてトレンチ型素子分離膜を形成する
段階； 前記トレンチ型素子分離膜の形成された前記第１シリコ
ン基板上に第２絶縁膜を形成する段階； 前記第１シリコン基板上に形成された前記第２絶縁膜と
前記第２シリコン基板とが接するように、前記第１シリ
コン基板と前記第２シリコン基板とを接合させる段階； 前記第１シリコン基板を不純物がドーピングされている
部分に近接させて１次研磨する段階； 前記１次研磨した第１シリコン基板を不純物のドーピン
グされている領域が除去されるまでエッチング液を用い
てエッチングする段階；及び前記素子分離膜を研磨停止
層にして、前記第１シリコン基板を２次研磨し、ＳＯＩ
ウェーハを製造する段階とを含んでなり、 前記第１シリコン基板の活性領域に不純物をイオン注入
する段階は、前記第１シリコン基板上にその活性領域を
露出させるイオン注入マスクパターンを形成する段階、
及び前記露出された第１シリコン基板の、予定された活
性領域に不純物をイオン注入する段階をさらに含み、 前記１次研磨した第１シリコン基板をエッチングする段
階は、前記第１シリコン基板の素子分離領域間の不純物
がイオン注入される部分より、前記第１シリコン基板の
素子分離領域の上部の方を遅くエッチングするようなエ
ッチング液を用いてウェットエッチングし、 前記第１シリコン基板の活性領域に不純物をイオン注入
する段階でのイオン注 入の深さは、トレンチの深さより
深くすることを特徴とする 半導体素子の製造方法。 - 【請求項２】 前記不純物はホウ素で、２×１０１５〜
２×１０１６／ｃｍ２の量で注入することを特徴とする
請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記エッチング液は、イオン注入された
不純物がホウ素の場合、ＮＨ２ＯＨ、Ｈ２Ｏ２及びＨ２
Ｏの混合液を用いることを特徴とする請求項１に記載の
半導体素子の製造方法。 - 【請求項４】 前記トレンチを形成する段階は、前記第
１シリコン基板上に熱酸化膜及び窒化膜を形成する段
階； 前記窒化膜上に前記第１シリコン基板の活性領域を遮断
するエッチングマスクパターンを形成する段階； 前記第１シリコン基板の活性領域の間をエッチングして
トレンチを形成する段階；及び前記エッチングマスクパ
ターン、熱酸化膜及び窒化膜を除去する段階を含んでな
ることを特徴とする請求項１に記載の半導体素子の製造
方法。 - 【請求項５】 前記熱酸化膜は、５０〜２００Åで、前
記窒化膜は７００〜１，５００Åで形成することを特徴
とする請求項４に記載の半導体素子の製造方法。 - 【請求項６】 前記第１シリコン基板にトレンチを形成
する段階と前記トレンチが埋め込まれるように前記第１
シリコン基板上に第１絶縁膜を形成する段階との間に熱
酸化工程を行って、前記トレンチ壁面に所定厚さの熱酸
化膜を形成し、前記熱酸化膜を除去する犠牲酸化工程を
更に行うことを特徴とする請求項１に記載の半導体素子
の製造方法。 - 【請求項７】 前記トレンチを形成する段階と前記第１
絶縁膜を形成する段階との間に、前記トレンチ壁面に酸
化膜を形成するための熱酸化工程を更に行うことを特徴
とする請求項１に記載の半導体素子の製造方法。 - 【請求項８】 前記第１絶縁膜は、Ｏ３ＴＥＯＳ ＵＳ
Ｇ酸化膜、又は、高密度プラズマ化学気相蒸着法にて形
成された酸化膜であることを特徴とする請求項１に記載
の半導体素子の製造方法。 - 【請求項９】 前記Ｏ３ＴＥＯＳ ＵＳＧ酸化膜は、そ
の蒸着後に、９５０〜１，１５０℃の温度、及びＮ２雰
囲気下で３０〜６０分間熱処理することを特徴とする請
求項８に記載の半導体素子の製造方法。 - 【請求項１０】 前記第２絶縁膜は、Ｏ３ＢＰＳＧ膜で
あることを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項１１】 前記第２絶縁膜は、３，０００〜１
０，０００Åの厚さで形成することを特徴とする請求項
１０に記載の半導体素子の製造方法。 - 【請求項１２】 前記第１及び第２シリコン基板を接合
させる段階と、前記第１シリコン基板を１次研磨する段
階との間に、前記第１及び第２シリコン基板間の接合強
度が向上するように熱処理工程を更に行うことを特徴と
する請求項１に記載の半導体素子の製造方法。 - 【請求項１３】 前記熱処理工程は、８００〜９５０℃
の温度、Ｏ２またはＮ２雰囲気下で１０〜６０分間行う
ことを特徴とする請求項１２に記載の半導体素子の製造
方法。 - 【請求項１４】 前記１次研磨及び２次研磨は、化学的
・機械的研磨工程で行うことを特徴とする請求項１に記
載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997/P75033 | 1997-12-27 | ||
| KR1019970075033A KR100252751B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH11274290A JPH11274290A (ja) | 1999-10-08 |
| JP3413516B2 true JP3413516B2 (ja) | 2003-06-03 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37097298A Expired - Fee Related JP3413516B2 (ja) | 1997-12-27 | 1998-12-25 | 半導体素子の製造方法 |
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|---|---|---|---|---|
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| US6350659B1 (en) * | 1999-09-01 | 2002-02-26 | Agere Systems Guardian Corp. | Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate |
| KR100587038B1 (ko) * | 1999-11-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 이중막 실리콘 기판의 제조 방법 |
| US6287891B1 (en) * | 2000-04-05 | 2001-09-11 | Hrl Laboratories, Llc | Method for transferring semiconductor device layers to different substrates |
| JP2002057153A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置の製造方法およびその製造装置 |
| JP4285899B2 (ja) * | 2000-10-10 | 2009-06-24 | 三菱電機株式会社 | 溝を有する半導体装置 |
| US6524929B1 (en) | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US6486038B1 (en) | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US6521510B1 (en) | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
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| FR2830983B1 (fr) * | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
| WO2003098632A2 (en) * | 2002-05-16 | 2003-11-27 | Nova Research, Inc. | Methods of fabricating magnetoresistive memory devices |
| KR100850180B1 (ko) | 2002-12-30 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 에스오아이 기판의 제조방법 및 이에 사용되는 연마장치 |
| FR2876219B1 (fr) * | 2004-10-06 | 2006-11-24 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
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| JP4894932B2 (ja) * | 2010-01-12 | 2012-03-14 | 株式会社デンソー | 半導体装置 |
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| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH05160087A (ja) * | 1991-12-04 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法 |
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| JPH05291214A (ja) * | 1992-04-10 | 1993-11-05 | Dainippon Screen Mfg Co Ltd | 基板表面の洗浄方法 |
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- 1997-12-27 KR KR1019970075033A patent/KR100252751B1/ko not_active IP Right Cessation
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