JPH07226433A

JPH07226433A - 半導体装置の製造方法

Info

Publication number: JPH07226433A
Application number: JP30177094A
Authority: JP
Inventors: Tadashi Ikeda; 直史池田; Makoto Hashimoto; 誠橋本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-12-17
Filing date: 1994-12-06
Publication date: 1995-08-22

Abstract

(57)【要約】【目的】本発明は、半導体基板の膜厚ばらつきの影響
を受けることなく研削研磨によって半導体基板を薄膜化
して膜厚ばらつきのないＳＯＩ層の形成を図り、ＳＯＩ
層上部に形成される素子の特性の向上を図る。【構成】半導体基板（シリコン基板１１）の表面から
酸素をイオン注入し、熱処理を行うことによりシリコン
基板１１中にシリコン酸化層１２を形成した後、シリコ
ン基板１１の表面上に絶縁膜（シリコン酸化膜１２，多
結晶シリコン膜１３）を介して他の基板としてのシリコ
ン基板１５を接着する。その後半導体基板１１を裏面か
ら研削、研磨を進め、シリコン酸化膜１３を研磨ストッ
パにしてシリコン酸化膜１３上のシリコン基板１１の部
分を全て除去し、その後シリコン酸化膜を除去した後、
さらに残したシリコン基板１１（シリコン層１１Ａ）を
薄膜化してＳＯＩ層を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、ＳＯＩ（Silicon on Insulator）層を
形成する半導体装置の製造分野で利用できる。

【０００２】

【従来の技術】シリコン酸化膜のような絶縁膜上の単結
晶シリコン層にトランジスタを形成するＳＯＩ技術は、
優れた耐放射線特性（例えばα線によるソフトエラー耐
性），ラッチアップ耐性を有し、ショートチャネル効果
の抑制にも適している。このようなＳＯＩ構造では、絶
縁膜上に均一な厚さの薄膜単結晶シリコン層を形成する
ことが要求されている。

【０００３】従来、ＳＯＩ半導体装置の製造方法として
第１と第２の半導体基板を張り合わせて、第１の半導体
基板からなるＳＯＩ層に形成するＳＯＩ半導体装置の製
造方法がある。このＳＯＩ半導体装置の製造方法は、Ｓ
ＯＩ層の両面に素子を形成できるという利点のため、様
々な応用が期待できる方法である。図１０（Ａ）〜
（Ｄ）および図１１（Ａ），（Ｂ）は、ＳＯＩ半導体装
置の製造方法の従来例を工程順に示すものであり、図に
従って説明を行う。

【０００４】まず、図１０（Ａ）に示すように、第１の
半導体基板１の表面部の素子分離領域を形成する部分を
選択的にエッチング（エッチング深さは例えば１００ｎ
ｍ以下）する。次いで図１０（Ｂ）に示すように、上記
第１の半導体基板１の表面上に熱酸化およびＣＶＤ法に
よりシリコン酸化膜（厚さは例えば１００ｎｍ〜１μ
ｍ）２を形成する。

【０００５】さらにＣＶＤ法によりシリコン酸化膜２上
に多結晶シリコン膜（厚さは例えば５μｍ）３を形成
し、その表面を研磨して平坦な張り合わせ面にする。図
１０（Ｃ）は多結晶シリコン膜３の研磨後の状態を示
す。その後図１０（Ｄ）に示すように、上記多結晶シリ
コン膜３の表面と第２の半導体基板４の表面とを張り合
わせる。

【０００６】次いで図１１（Ａ）に示すように、第１の
半導体基板１の裏面を素子分離領域のシリコン酸化膜２
をストッパとして研磨することによりＳＯＩ層１Ａを形
成する。ここで、研磨は研磨液を使用しながらの、いわ
ば化学的研磨を併用した物理的研磨により行う。このと
き、第１の半導体基板１に膜厚のばらつきがあっても、
素子分離領域のシリコン酸化膜が物理的な研磨のストッ
パとなるため、シリコンの残っているところが選択的に
研磨される。

【０００７】そして、最終的には図１１（Ｂ）に示され
るように、素子分離領域のシリコン酸化膜２に囲まれた
ＳＯＩ層５（１Ａ）が形成される。このＳＯＩ層５には
半導体装置（図示省略）を製造することが可能である。
また、同様の技術を用いて深さが部分的に異なる半導体
薄膜を形成する技術が特開平１−１７５２３５号公報に
記載されている。

【０００８】また上記説明したように張り合わせ法によ
ってＳＯＩ層を形成する製造方法では、第１の半導体基
板を張り合わせる前にこの第１の半導体基板に絶縁層を
介してボトムゲート電極を形成し、それを覆う状態でシ
リコン酸化膜および多結晶シリコン膜を形成する。そし
て第１の半導体基板を第２の半導体基板に張り合わせて
上記同様のプロセスを行えば、ＳＯＩ層の下部に絶縁層
を介してボトムゲート電極が形成される。

【０００９】

【発明が解決しようとする課題】しかしながら、選択研
磨直前のシリコン層に膜厚ばらつきがあるため、選択研
磨時にウエハ面内でのＳＯＩ層の露出に時間差が発生
し、早く露出した部分ではオーバ研磨が進む。通常、上
記シリコン層の膜厚のばらつきは、シリコン基板の研削
速度，ＴＴＶ，シリコン基板の厚さのばらつき等で決ま
り、±１μｍ程度は存在する。その結果、図１２に示す
ように、第１の半導体基板の薄い部分に対応する図面に
向かって右側のＳＯＩ層１Ａでは化学的研磨が余分に行
われるので素子分離領域表面よりもＳＯＩ層１Ａの表面
が窪んでしまう、いわゆるディッシング（Dishing ）が
発生する。言い換えれば、素子分離領域上のシリコン残
りが無いように全体を研磨すると、ＳＯＩ層１Ａの厚さ
が半導体基板の面内でばらつきを生じることになる。

【００１０】ところで、上記のようなＳＯＩ層の膜厚の
ばらつきは、その上部に形成される素子の特性がばらつ
く原因になるという問題がある。また、ＩＣの高集積化
の要請に応えるためにトランジスタを微細化するとパン
チスルー防止のためＳＯＩ層の薄膜化の必要性が高ま
る。しかし、上記のようなＳＯＩ層の厚さのばらつきは
薄膜化するほど顕著となる。極端な場合には部分的にＳ
ＯＩ層のシリコンが失われてしまう。さらに半導体基板
は大口径化が進んでいて、その厚さも大口径化に伴い増
大している。例えば、５インチシリコンウエハは、厚さ
が６００μｍ〜７００μｍであるが、８インチシリコン
ウエハは厚さが約１ｍｍとなる。そのため、今後ますま
す膜厚のばらつきの絶対値は大きくなる傾向にあるの
で、ウエハ全面にわたって均一な膜厚のＳＯＩ層を形成
することは極めて困難になる。

【００１１】本発明は、上記課題に着目して創案された
ものであって、半導体基板の膜厚のばらつきが、ＳＯＩ
層の膜厚のばらつきに影響されることなくＳＯＩ層の膜
厚の均一化を図り、さらにＳＯＩ層の薄膜化を図る半導
体装置の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は上記課題を解決
するためになされた半導体装置の製造方法である。すな
わち第１の製造方法は、半導体基板の表面上に絶縁膜を
形成した後、この絶縁膜上に他の基板を接着し、半導体
基板を裏面から研削しさらに研磨することにより薄膜化
して半導体薄膜を形成する方法において、絶縁膜を形成
する前または他の基板を接着する前に、半導体基板の表
面側からその内部に酸素をイオン注入した後、熱処理を
行うことにより酸素の注入領域を酸化して半導体基板内
に酸化層を形成する。また半導体基板の研磨は酸化層を
研磨ストッパにして行い、次いで酸化層を除去した後、
残った半導体基板を研磨して薄膜化することを解決手段
としている。

【００１３】また第２の製造方法は、上記第１の製造方
法において、半導体基板内に酸化層を形成した後、その
半導体基板の表層に酸化層に到達しない深さの凹凸部を
形成して、続いてその凹凸部を覆う状態に絶縁膜を形成
する。また残った半導体基板を研磨して薄膜化すること
によって凹凸部のうち凸部を残すことを解決手段として
いる。

【００１４】さらに第３の製造方法は、上記第１の製造
方法において、半導体基板内に酸化層を形成した後、こ
の半導体基板の表面に絶縁層と導電層パターンとを順に
積層して形成し、その後導電層パターンを覆う状態に絶
縁膜を形成する。そしてその後のプロセスは第１の製造
方法と同様にして行うことを解決手段としている。

【００１５】また第４の製造方法は、上記第２の製造方
法において、凹凸部を形成した後、この凹凸部の表面に
絶縁層を形成してから凸部上の絶縁層表面に導電層パタ
ーンを形成し、続いて導電層パターンを覆う状態に絶縁
膜を形成する。そしてその後のプロセスは第２の製造方
法と同様にして行うことを解決手段としている。

【００１６】

【作用】上記第１の半導体装置の製造方法では、半導体
基板に酸素をイオン注入して熱処理を行うことにより酸
化層を形成することから、この酸化層は半導体基板面内
において表面から一定の深さにかつ均等な厚さで形成さ
れる。その後、絶縁膜を介して半導体基板の表面側を他
の基板と接着してから半導体基板の裏面側から研削，研
磨することから、研削，研磨前の半導体基板に膜厚のば
らつきがあっても、上記酸化層が研磨ストッパになるの
で、酸化層上の半導体基板の部分が除去されたときに
は、酸化層を含めた半導体基板の表面側の膜厚が均一化
される。そのため、酸化層を除去した後に、さらに半導
体基板の研磨を進めて形成される半導体基板の薄膜の膜
厚は均一になる。この薄膜がＳＯＩ層になる。

【００１７】上記第２の半導体装置の製造方法では、半
導体基板の表面に凹部と凸部とを形成し、その後に絶縁
膜を形成することから、シリコン基板を研削，研磨によ
って除去を進めると絶縁膜が研磨ストッパになって研磨
が停止される。そして半導体基板で形成した凸部が残さ
れ、この凸部がＳＯＩ層になる。また上記第１の製造方
法と同様の作用によって、シリコン基板中に形成したシ
リコン酸化層を除去した後のシリコン基板の残りの部分
は、各凹部および各凸部のそれぞれにおいて均一な膜厚
に形成される。その残りのシリコン基板を研磨して上記
ＳＯＩ層を形成しているので、ＳＯＩ層は均一な膜厚に
形成される。

【００１８】上記第３の半導体装置の製造方法では、上
記第１の半導体装置の製造方法と同様の作用とともに、
半導体基板内に酸化層を形成した後にその半導体基板の
表面に絶縁層と導電層パターンとを順に形成し、次いで
この導電層パターンを覆う状態に絶縁膜を形成すること
から、この半導体基板を裏面側から研削、研磨、および
酸化層の除去によって、半導体基板の薄膜からなるＳＯ
Ｉ層を形成したときには、ＳＯＩ層の下部に絶縁層を介
して導電層パターンが埋め込まれた状態になる。

【００１９】上記第４の半導体装置の製造方法では、上
記第１，第２の半導体装置の製造方法と同様の作用とと
もに、半導体基板内に酸化層を形成し、さらに半導体基
板の表層に酸化層に到達しない深さの凹凸部を形成す
る。次いで凹凸部の表面に絶縁層を形成してから凸部上
の絶縁層表面に導電層パターンを形成し、続いて導電層
パターンを覆う状態に少なくとも絶縁膜を形成すること
から、この半導体基板の裏面側から研削、研磨、および
酸化層の除去によって、半導体基板の凸部からなるＳＯ
Ｉ層を形成したときには、ＳＯＩ層の下部に絶縁層を介
して導電層パターンが埋め込まれた状態になる。

【００２０】

【実施例】以下、本発明に関わる半導体装置の製造方法
の第１実施例を図１，図２に示す要部断面図に基づいて
説明する。

【００２１】まず、図１（Ａ）に示すように、半導体基
板としてのシリコン基板１１に酸素イオンの注入（注入
量は例えば１０¹⁸／ｃｍ²、注入深さは例えば１００ｎ
ｍ）を行う。次に、熱処理を施して、イオン注入された
酸素とシリコン基板１１のシリコンとを反応させてシリ
コン酸化層１２を形成する。図１（Ｂ）はシリコン酸化
層１２が形成された状態を示す。また、このシリコン酸
化層１２上は、シリコン基板１１の表面側のシリコン層
１１Ａである。この方法は一般に行われているＳＩＭＯ
Ｘ法と同様であり、イオン注入と熱処理とを交互に繰り
返すことにより、シリコン酸化層１２の上のシリコン層
１１Ａの結晶性を良好に保つことができる。また、この
方法では、酸素のイオン注入によりシリコン酸化層１２
を形成するため、その上のシリコン層１１Ａの膜厚は薄
くしかも均一に形成できる。

【００２２】次に、図１（Ｃ）に示すように上記シリコ
ン層１１Ａの表面上に熱酸化およびＣＶＤ法によりシリ
コン酸化膜（厚さは例えば１００ｎｍ〜１μｍ）１３を
形成する。さらにＣＶＤ法により、多結晶シリコン膜
（厚さは例えば５μｍ）１４を形成し、その表面側（２
点鎖線で示す部分）を研磨して平坦な張り合わせ面を形
成する。

【００２３】次いで上記多結晶シリコン層１４の表面を
他の基板としてのシリコン基板１５の表面に張り合わ
せ、図２（Ａ）に示すように、シリコン基板１１の裏面
が上向きになるようにする。

【００２４】続いて図２（Ｂ）に示すように、シリコン
基板１１の裏面側（２点鎖線で示す部分）を研削、研磨
する。そしてシリコン酸化層１２を研磨ストッパにし
て、このシリコン酸化層１２で一旦研磨を止める。この
ときの研磨は研磨液を使用しながらの、いわば化学的研
磨を併用した物理的研磨により行うので、シリコン酸化
層の選択比の高い研磨液を用いれば、たとえシリコン基
板１１〔図２（Ａ）参照〕に膜厚のばらつきがあったと
しても研磨はシリコン酸化層１２で停止する。

【００２５】次に、シリコン酸化層１２をフッ酸水溶液
でエッチングして除去する。さらにシリコン層（１１
Ａ）を研磨して薄膜化することにより、図２（Ｃ）に示
すように、均一な半導体薄膜としてのＳＯＩ層１６を形
成する。

【００２６】ここでの研磨は通常の半導体基板製作用の
研磨方法を用いればよく、シリコン酸化層と選択比のあ
る研磨液を使う必要はない。したがって、化学的要素の
強い研磨液によるシリコン基板表面の荒れを抑えること
ができる。

【００２７】上記第１実施例では、半導体基板１１に酸
素をイオン注入して熱処理を行うことによりシリコン酸
化層１２を形成することから、このシリコン酸化層１２
は半導体基板１１面内において表面から一定の深さにか
つ均等な厚さに形成される。その後、絶縁膜としてシリ
コン酸化膜１３および多結晶シリコン層１４を介して半
導体基板１１の表面側を他の基板であるシリコン基板１
５と接着してから半導体基板１１の裏面側から研削，研
磨することから、研削，研磨前の半導体基板１１に膜厚
のばらつきがあっても、上記シリコン酸化層１２が研磨
ストッパになるので、シリコン酸化層１２を含めた半導
体基板１１の表面側の膜厚が均一化される。そのため、
シリコン酸化層１２を除去した後に、さらに半導体基板
１１の研磨を進めて形成される半導体薄膜であるＳＯＩ
層１６は膜厚が均一になる。

【００２８】以下、本発明に関わる半導体装置の製造方
法の第２実施例を図３〜図５に示す要部断面図に基づい
て説明する。

【００２９】まず、図３（Ａ）に示すように、半導体基
板としてシリコン基板２１に酸素イオンの注入（注入量
は例えば１０¹⁸／ｃｍ²、注入深さは例えば１００ｎ
ｍ）を行う。次に、熱処理を施して、イオン注入された
酸素とシリコン基板２１のシリコンとを反応させて、シ
リコン基板２１内にシリコン酸化層２２を形成する。図
３（Ｂ）はシリコン酸化層２２が形成された状態を示
す。この方法は一般に行われているＳＩＭＯＸ法と同様
であり、イオン注入と熱処理とを交互に繰り返すことに
より、シリコン酸化層２２の上のシリコン層２１Ａの結
晶性を良好に保つことができる。また、この方法では、
制御性のよい酸素のイオン注入によりシリコン酸化層２
２を形成するので、その上のシリコン層２１Ａの膜厚は
薄くしかも均一に形成できる。

【００３０】続いて図３（Ｃ）のように、シリコン基板
２１の表面部（シリコン層２１Ａの表面部）の素子分離
領域を選択的にエッチング（エッチング深さは例えば７
０ｎｍ）して、シリコン酸化層２２に到達しない深さの
凹部２３を形成する。この凹部２３以外の部分は、素子
が形成される凸部２４になる。

【００３１】次いで図３（Ｄ）に示すように、熱酸化お
よびＣＶＤ法により、上記凹部２３と凸部２４とを形成
したシリコン層２１Ａの表面上に、絶縁膜としてのシリ
コン酸化膜（厚さは例えば１００ｎｍ〜１μｍ）２５を
形成する。さらに図４（Ａ）に示すように、ＣＶＤ法に
より、上記シリコン酸化膜２５上に多結晶シリコン膜
（厚さは例えば５μｍ）２６を形成し、その表面側（２
点鎖線で示す部分）を研磨して平坦な張り合わせ面とす
る。

【００３２】次に図４（Ｂ）に示すように、上記多結晶
シリコン膜２６の表面を他の基板としてのシリコン基板
２７の表面に張り合わせ、シリコン基板２１の裏面が上
向きになるようにする。

【００３３】その後図４（Ｃ）に示すように、シリコン
基板２１の裏面側（２点鎖線で示す部分）を研削、研磨
する。そしてシリコン酸化層２２を研磨ストッパにし
て、このシリコン酸化層２２で研磨を一旦止める。この
ときの研磨は、研磨液を使用しながら、いわば化学的研
磨を併用した物理的研磨により行うので、シリコンと酸
化層との選択比の高い研磨液を用いれば、たとえシリコ
ン基板２１に膜厚のばらつきがあったとしてもシリコン
酸化層２２で研磨は停止する。

【００３４】次いでシリコン酸化層２２をフッ酸水溶液
でエッチングすることにより、図５（Ａ）に示す構造と
する。このとき、シリコン層２１Ａは。各凹部２３およ
び各凸部２４のそれぞれにおいて均一な膜厚に形成さ
れ、しかもシリコン層２１Ａの表面はほぼ平坦に形成さ
れる。続いて素子分離領域のシリコン酸化膜２５をスト
ッパとしてシリコン層２１Ａの表面側を研磨する。そし
て図５（Ｂ）に示すように、シリコン酸化膜２５によっ
て分離された凸部（２４）からなる半導体薄膜としての
ＳＯＩ層２８が形成される。ここでの研磨は、研磨液を
使用しながらの、いわば化学的研磨を併用した物理的研
磨により行う。

【００３５】上記研磨では、図５（Ａ）に示したよう
に、シリコン層２１Ａの膜厚は非常に薄くしかも均一な
ので、シリコン基板全体のシリコン残りのないようにオ
ーバポリシングする時間が少なくなる。そのため、部分
的に化学的研磨が余分に行われることがないので、素子
分離領域表面よりもＳＯＩ層２８の表面が窪むことはな
い。

【００３６】上記第２実施例では、半導体基板２１の表
面に凹部２３と凸部２４とを形成し、その後に絶縁膜と
なるシリコン酸化膜２５を形成することから、シリコン
基板２１を研削，研磨によって除去を進めるとシリコン
酸化膜２５が研磨ストッパになって研磨が停止される。
そして半導体基板２１で形成した凸部２４が残され、こ
の凸部２４がＳＯＩ層２８になる。また上記第１実施例
と同様の作用によって、シリコン基板２１中に形成した
シリコン酸化層２２を除去した後のシリコン層２１Ａ
は、各凹部２３および各凸部２４のそれぞれにおいて均
一な膜厚に形成される。そのシリコン層２１Ａを研磨し
て上記ＳＯＩ層２８を形成しているので、ＳＯＩ層２８
は均一な膜厚に形成される。

【００３７】次に本発明に関わる半導体装置の製造方法
の第３実施例を図６，図７に示す要部断面図に基づいて
説明する。なお上記図１，図２で説明したのと同様の構
成部品には同一の符号を付す。

【００３８】まず、前記第１実施例の図１（Ａ）〜
（Ｃ）で説明したのと同様にして、半導体基板としての
シリコン基板１１に酸素イオンの注入（注入量は例えば
１０¹⁸／ｃｍ²、注入深さは例えば１００ｎｍ）を行
う。次に、熱処理を施して、イオン注入された酸素とシ
リコン基板１１のシリコンとを反応させて、シリコン基
板１１内にシリコン酸化層１２を形成する。また、この
シリコン酸化層１２の上は、シリコン基板１１の表面側
のシリコン層１１Ａである。この状態を図６（Ａ）に示
す。

【００３９】そして図６（Ｂ）に示すように、シリコン
層１１Ａの表面を覆う状態にシリコン酸化膜からなる絶
縁層３１を堆積する。その後、この絶縁層３１のアニー
リングを行う。このシリコン酸化膜からなる絶縁層３１
は熱酸化法によって形成してもよい。次いで例えばＣＶ
Ｄ法によって、上記絶縁層３１上に、例えば導電性不純
物を含む多結晶シリコンからなる導電層３２を成膜す
る。

【００４０】その後、リソグラフィーとエッチングとに
よって、上記導電層（３２）をパターニングする。絶縁
層３１を介して導電層（３２）からなる導電層パターン
３３を形成する。パターニングした状態を図６（Ｃ）に
示す。

【００４１】次に図６（Ｄ）に示すように、熱酸化およ
びＣＶＤ法により、上記導電層パターン３３を覆う状態
で上記絶縁層３１上にシリコン酸化膜（厚さは例えば１
００ｎｍ〜１μｍ）１３を形成する。なお、導電層パタ
ーン３３をパターニングした際に絶縁層３１を除去した
場合には、シリコン酸化膜１３はシリコン層１１Ａ上に
形成される。さらに、多結晶シリコン膜（厚さは例えば
５μｍ）１４をＣＶＤ法により形成し、その表面側（２
点鎖線で示す部分）を研磨して平坦な張り合わせ面とす
る。

【００４２】その後前記第１実施例の図２（Ａ）〜
（Ｄ）で説明したのと同様にして、図７（Ａ）に示すよ
うに、上記多結晶シリコン層１４の表面を、他の基板と
してのシリコン基板１５の表面に張り合わせ、シリコン
基板１１の裏面が上向きになるようにする。次いでシリ
コン基板１１をその裏面側から研削、研磨して、シリコ
ン酸化層１２を研磨ストッパにしてこのシリコン酸化層
１２で研磨を一旦止める。このときの研磨は、研磨液を
使用しながらの、いわば化学的研磨を併用した物理的研
磨により行うので、シリコン酸化層１２との選択比が高
い研磨液を用いれば、たとえシリコン基板１１に膜厚の
ばらつきがあったとしてもシリコン酸化層１２で研磨は
停止する。図７（Ｂ）はシリコン酸化層１２で研磨を止
めた状態を示す。続いてフッ酸水溶液でシリコン酸化層
１２をエッチングして除去する。さらにシリコン層１１
Ａを研磨して薄膜化することにより、図７（Ｃ）に示さ
れるように、均一な半導体薄膜としてのＳＯＩ層１６
（１１Ａ）が形成される。

【００４３】上記のように形成された導電層パターン３
３は、例えばボトムゲート電極として用いることがで
き、上記絶縁層３１はゲート絶縁膜として用いることが
できる。その場合には、ＳＯＩ層１６にソース・ドレイ
ン領域（図示省略）が形成されることになる。

【００４４】上記第３実施例では、上記第１実施例と同
様の作用とともに、半導体基板１１内にシリコン酸化層
１２を形成した後にその半導体基板１１の表面に絶縁層
３１と導電層パターン３３とを順に形成し、次いでこの
導電層パターン３３を覆う状態に絶縁膜となるシリコン
酸化膜１４を形成することから、この半導体基板１１を
裏面側から研削、研磨して半導体薄膜からなるＳＯＩ層
１６を形成したときには、このＳＯＩ層１６の下部に絶
縁層３１を介して導電層パターン３３が埋め込まれた状
態になる。

【００４５】以下、本発明に関わる半導体装置の製造方
法の第４実施例を図８，図９に示す要部断面図に基づい
て説明する。なお上記図３〜図５で説明したのと同様の
構成部品には同一の符号を付す。

【００４６】まず、前記第２実施例の図３（Ａ）〜
（Ｃ）によって説明したと同様にして、以下のプロセス
を行う。すなわち、図８（Ａ）に示すように、半導体基
板としてシリコン基板２１に酸素イオンの注入（注入量
は例えば１０¹⁸／ｃｍ²、注入深さは例えば１００ｎ
ｍ）を行う。次いで熱処理を施して、イオン注入された
酸素とシリコン基板２１のシリコン基板２１のシリコン
とを反応させて、シリコン基板２１内にシリコン酸化層
２２を形成する。その後シリコン基板２１の表面部（シ
リコン層２１Ａの表面部）の素子分離領域を選択的にエ
ッチング（エッチング深さは例えば７０ｎｍ）して、シ
リコン酸化層２２に到達しない深さの凹部２３を形成す
る。この凹部２３以外の部分は、素子が形成される凸部
２４になる。

【００４７】次に図８（Ｂ）に示すように、例えばＣＶ
Ｄ法によって、上記凹部２３および凸部２４の各表面を
覆う状態にシリコン酸化膜を形成して絶縁層４１を形成
する。その後絶縁層４１のアニーリングを行う。この絶
縁層４１は、例えば熱酸化法によって形成することも可
能である。次いで例えばＣＶＤ法によって、上記絶縁層
４１に被着する状態に、例えば多結晶シリコンからなる
導電層４２を成膜する。その後、リソグラフィーとエッ
チングとによって上記導電層（４２）をパターニングし
て、図８（Ｃ）に示すように、凸部２４上に絶縁層４１
を介して導電層（４２）からなる導電層パターン４３を
形成する。

【００４８】次に、図８（Ｄ）に示すように、例えばＣ
ＶＤ法によって、導電層パターン４３を覆う状態にして
上記絶縁層４１上に絶縁膜となるシリコン酸化膜（厚さ
は例えば１００ｎｍ〜１μｍ）２５を形成する。さらに
ＣＶＤ法によって、多結晶シリコン膜（厚さは例えば５
μｍ）２６を積層状態に形成する。その後、多結晶シリ
コン膜２５の表面側（２点鎖線で示す部分）を研磨して
平坦な張り合わせ面を形成する。

【００４９】次に、上記第２実施例の図４（Ｂ）〜
（Ｃ）で説明したのと同様にして、以下のプロセスを行
う。すなわち、図９（Ａ）に示すように、上記多結晶シ
リコン膜２６の表面を、他の基板としてシリコン基板２
７の表面に張り合わせ、シリコン基板２１の裏面が上向
きになるようにする。次いでシリコン基板２１の裏面側
を研削、研磨し、シリコン酸化層２２を研磨ストッパに
してシリコン酸化層２２で研磨を一旦止める。このとき
の研磨は、研磨液を使用しながら、いわば化学的研磨を
併用した物理的研磨により行うので、シリコン酸化層２
２との選択比の高い研磨液を用いれば、たとえシリコン
基板２１に膜厚のばらつきがあったとしてもシリコン酸
化層２２で研磨は停止する。図９（Ｂ）はシリコン酸化
層で研磨を止めた状態を示す。

【００５０】続いてフッ酸水溶液でシリコン酸化層２２
をエッチングして除去する。さらにシリコン層２１Ａを
研磨する。図９（Ｃ）に示すように、この研磨では素子
分離領域の絶縁層４１をストッパとして研磨することに
より、絶縁層４１およびシリコン酸化膜２５で分離され
た凹部２４からなる半導体薄膜としてのＳＯＩ層２８が
形成される。上記研磨において、絶縁層４１が除去され
ている場合には、シリコン酸化膜２５を研磨ストッパに
して研磨を行う。ここでの研磨は研磨液を使用しながら
の、いわば化学的研磨を併用した物理的研磨により行
う。

【００５１】上記研磨では、シリコン酸化層２２を除去
した後のシリコン層２１Ａの膜厚は非常に薄くしかも均
一なので、シリコン基板全体のシリコン残りのないよう
にオーバポリシングする時間が少なくなる。そのため、
部分的に化学的研磨が余分に行われることがないので、
素子分離領域表面よりもＳＯＩ層２８の表面が窪むこと
はない。

【００５２】上記のように形成された導電層パターン４
３は、例えばボトムゲート電極として用いることがで
き、上記絶縁層４１はゲート絶縁膜として用いることが
できる。その場合には、ＳＯＩ層２８にソース・ドレイ
ン領域（図示省略）が形成されることになる。

【００５３】上記第４実施例では、上記第１，第２実施
例と同様の作用とともに、半導体基板２１内にシリコン
酸化層２２を形成し、さらに半導体基板２１の表層にシ
リコン酸化層２２に到達しない深さの凹部２３と凸部２
４とを形成する。次いで凹部２３と凸部２４との表面に
絶縁層４１を形成してから凸部２４上の絶縁層４１表面
に導電層パターン４３を形成し、続いて導電層パターン
４３を覆う状態に絶縁膜となるシリコン酸化膜２５を形
成することから、この半導体基板２１の裏面側から研
削、研磨して半導体基板２１の凸部２４からなるＳＯＩ
層２８を形成したときには、ＳＯＩ層２８の下部に絶縁
層４１を介して導電層パターン４３が埋め込まれた状態
になる。

【００５４】さらに、各第１〜第４実施例では、ＳＯＩ
層１８または２８の表面を研磨によって形成するので、
その表面は平滑に形成される。そのため、その表面に形
成したトランジスタのゲート酸化膜の信頼性は高くな
る。

【００５５】以上、本発明の半導体装置の製造方法に関
わる第１〜第４実施例について説明したが、この発明
は、上記説明した各実施例に限定されるものではなく、
シリコン基板中にイオン注入と熱処理によってシリコン
酸化膜を形成する方法であればよい。例えば、酸素をイ
オン注入する各種のイオン注入として、イオン種に酸素
（Ｏ₂）を用いる以外にオゾン（Ｏ₃）を用いることも
可能である。

【００５６】また、上記実施例では、他の基板としてシ
リコン基板を用いたがこれに限定されるものではなく、
絶縁基板を用いることも可能である。

【００５７】

【発明の効果】以上に説明したように、本発明によれ
ば、半導体基板の厚さにばらつきがあっても、ＳＯＩ層
（半導体薄膜）の膜厚がばらつくことがなくなるため、
ＳＯＩ層に形成した素子の安定化が図れる。また、ＳＯ
Ｉ層の膜厚のばらつきが少ないためにその薄膜化も可能
となり、ＳＯＩ素子の微細化、すなわち、素子の高集積
化が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す要部断面図（その
１）である。

【図２】本発明の第１実施例を示す要部断面図（その
２）である。

【図３】本発明の第２実施例を示す要部断面図（その
１）である。

【図４】本発明の第２実施例を示す要部断面図（その
２）である。

【図５】本発明の第２実施例を示す要部断面図（その
３）である。

【図６】本発明の第３実施例を示す要部断面図（その
１）である。

【図７】本発明の第３実施例を示す要部断面図（その
２）である。

【図８】本発明の第４実施例を示す要部断面図（その
１）である。

【図９】本発明の第４実施例を示す要部断面図（その
２）である。

【図１０】従来例の要部断面図（その１）である。

【図１１】従来例の要部断面図（その２）である。

【図１２】課題を説明する要部断面図である。

【符号の説明】

１１，２１シリコン基板（半導体基板）１１Ａ，２１Ａシリコン層１２，２２シリコン酸化層１３，２５シリコン酸化膜１４，２６多結晶シリコン膜１５，２７シリコン基板（他の基板）１６，２８ＳＯＩ層３１，４１絶縁層３３，４３導電層パターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 ＢＥ

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に絶縁膜を形成した
後、該絶縁膜上に他の基板を接着し、前記半導体基板を
裏面から研削しさらに研磨することにより薄膜化して半
導体薄膜を形成する半導体装置の製造方法において、前記絶縁膜を形成する前または前記他の基板を接着する
前に、前記半導体基板の表面側から該半導体基板中に酸
素をイオン注入した後、熱処理を行うことにより前記酸
素の注入領域を酸化して該半導体基板内に酸化層を形成
し、前記半導体基板の研磨は前記酸化層を研磨ストッパにし
て行い、次いで該酸化層を除去した後、残った半導体基
板を研磨して薄膜化することを特徴とする半導体装置の
製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記半導体基板内に前記酸化層を形成した後に該半導体
基板の表層に該酸化層に到達しない深さの凹凸部を形成
して、続いて該凹凸部を覆う状態に前記絶縁膜を形成
し、前記残った半導体基板を研磨して薄膜化することによっ
て前記凹凸部のうち凸部を残すことを特徴とする半導体
装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法に
おいて、前記半導体基板内に前記酸化層を形成した後、該半導体
基板の表面に絶縁層と導電層パターンとを順に積層して
形成し、その後前記導電層パターンを覆う状態に前記絶
縁膜を形成することを特徴とする半導体装置の製造方
法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記凹凸部を形成した後、前記凹凸部の表面に絶縁層を
形成してから凸部上の該絶縁層表面に導電層パターンを
形成し、続いて前記導電層パターンを覆う状態に前記絶
縁膜を形成することを特徴とする半導体装置の製造方
法。