JPH07321196A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321196A JPH07321196A JP6136294A JP13629494A JPH07321196A JP H07321196 A JPH07321196 A JP H07321196A JP 6136294 A JP6136294 A JP 6136294A JP 13629494 A JP13629494 A JP 13629494A JP H07321196 A JPH07321196 A JP H07321196A
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Abstract
(57)【要約】
【目的】 半導体基板の表面上に絶縁膜を形成し、該絶
縁膜上に他の基板を接着し、半導体基板を裏面から研磨
することにより薄膜化し、ＳＯＩ層等の半導体部分を形
成する半導体装置の製造方法について、半導体基板の膜
厚のばらつきが、形成すべき半導体部分であるＳＯＩ層
等の膜厚のばらつきに影響することなく、該半導体部分
（ＳＯＩ層等）の膜厚の均一性の向上や薄膜化を可能と
する。 【構成】 半導体基板１１に深さの異なる数種類の凹部
１８，１９を形成し、絶縁膜１２を介して該半導体基板
の表面側に他の基板１４を接着し、半導体基板の裏面か
ら研磨して薄膜化し、凹部のうち深さの深い凹部１９を
研磨のストッパーとして一旦研磨を止め、該凹部１９の
絶縁膜１２を除去した後等に研磨して薄膜化を行う。
縁膜上に他の基板を接着し、半導体基板を裏面から研磨
することにより薄膜化し、ＳＯＩ層等の半導体部分を形
成する半導体装置の製造方法について、半導体基板の膜
厚のばらつきが、形成すべき半導体部分であるＳＯＩ層
等の膜厚のばらつきに影響することなく、該半導体部分
（ＳＯＩ層等）の膜厚の均一性の向上や薄膜化を可能と
する。 【構成】 半導体基板１１に深さの異なる数種類の凹部
１８，１９を形成し、絶縁膜１２を介して該半導体基板
の表面側に他の基板１４を接着し、半導体基板の裏面か
ら研磨して薄膜化し、凹部のうち深さの深い凹部１９を
研磨のストッパーとして一旦研磨を止め、該凹部１９の
絶縁膜１２を除去した後等に研磨して薄膜化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、半導体基板の表面上に絶縁膜を形成し、
該絶縁膜上に例えば多結晶シリコン層等の接合層を介し
てあるいは直接に他の基板を接着し、上記半導体基板を
裏面から研磨することにより薄膜化し、いわゆるＳＯＩ
層等の半導体部分を形成する半導体装置の製造方法に関
するものである。
に関し、特に、半導体基板の表面上に絶縁膜を形成し、
該絶縁膜上に例えば多結晶シリコン層等の接合層を介し
てあるいは直接に他の基板を接着し、上記半導体基板を
裏面から研磨することにより薄膜化し、いわゆるＳＯＩ
層等の半導体部分を形成する半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】従来より、半導体部分が例えば薄膜状に
形成されてこれが絶縁材料に囲まれ、島状に存在する構
造の半導体装置が知られている。例えば、この種のもの
として、絶縁膜上に薄膜のシリコン層が形成されたＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）半導
体装置が知られている。このような半導体装置は、バル
クの半導体装置に比較して、ラッチアップがない、
耐放射線特性が良い、接合容量が少なく回路の高速化
が図れるなどの利点を有し、また、完全空乏型ＳＯＩ半
導体装置では、部分空乏型ＳＯＩ半導体装置と比較し
て、更に、Ｓ値が小さい、基板バイアス効果が受け
にくいなど多くの利点を有する。
形成されてこれが絶縁材料に囲まれ、島状に存在する構
造の半導体装置が知られている。例えば、この種のもの
として、絶縁膜上に薄膜のシリコン層が形成されたＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）半導
体装置が知られている。このような半導体装置は、バル
クの半導体装置に比較して、ラッチアップがない、
耐放射線特性が良い、接合容量が少なく回路の高速化
が図れるなどの利点を有し、また、完全空乏型ＳＯＩ半
導体装置では、部分空乏型ＳＯＩ半導体装置と比較し
て、更に、Ｓ値が小さい、基板バイアス効果が受け
にくいなど多くの利点を有する。
【０００３】ＳＯＩ半導体装置を形成するためのＳＯＩ
基板の製造方法には、半導体基板と他の基板を少なくと
も絶縁膜を介して接着し、半導体基板を裏面から研磨
（一般に、研磨終点近くまでの研削と、最終的な精密な
研磨工程とから成る）することにより薄膜化することに
よって得られたＳＯＩ層に素子を形成するはり合わせ法
という製造方法がある。このＳＯＩ基板の製造方法は、
シリコン基板中に酸素のイオン注入を行い、熱処理をし
て埋め込み酸化膜を形成するＳＩＭＯＸ法と比較して、
ＳＯＩ層の両面に素子を形成できるという利点もあっ
て、様々な応用が期待できる方法である。
基板の製造方法には、半導体基板と他の基板を少なくと
も絶縁膜を介して接着し、半導体基板を裏面から研磨
（一般に、研磨終点近くまでの研削と、最終的な精密な
研磨工程とから成る）することにより薄膜化することに
よって得られたＳＯＩ層に素子を形成するはり合わせ法
という製造方法がある。このＳＯＩ基板の製造方法は、
シリコン基板中に酸素のイオン注入を行い、熱処理をし
て埋め込み酸化膜を形成するＳＩＭＯＸ法と比較して、
ＳＯＩ層の両面に素子を形成できるという利点もあっ
て、様々な応用が期待できる方法である。
【０００４】しかし、はり合わせ法は、ＳＩＭＯＸ法に
比べ、ＳＯＩ層の膜厚制御性が悪く、ＳＯＩ層の薄膜化
が困難であると一般に言われている。
比べ、ＳＯＩ層の膜厚制御性が悪く、ＳＯＩ層の薄膜化
が困難であると一般に言われている。
【０００５】以下この問題点について、図１０ないし図
１６を参照して説明する。図１０ないし図１６は、ＳＯ
Ｉ半導体装置の製造方法の従来例を工程順に示すもので
ある。以下図１０ないし図１６に従って説明を行う。
１６を参照して説明する。図１０ないし図１６は、ＳＯ
Ｉ半導体装置の製造方法の従来例を工程順に示すもので
ある。以下図１０ないし図１６に従って説明を行う。
【０００６】まず、半導体基板２１（ここではシリコン
基板）の表面部にレジストパターン２６を形成する（図
１０）。このレジストパターン２６をマスクにして半導
体基板１の表面を選択的なエッチング（エッチング深さ
は例えば１００ｎｍ以下）によりパターニングする（図
１１）。このフォトリソグラフィ技術を用いてのパター
ニングにより、後に素子分離領域の一部を構成すること
になる凹部１８′が形成される。凸部２０が後に半導体
部分であるＳＯＩ層となる。
基板）の表面部にレジストパターン２６を形成する（図
１０）。このレジストパターン２６をマスクにして半導
体基板１の表面を選択的なエッチング（エッチング深さ
は例えば１００ｎｍ以下）によりパターニングする（図
１１）。このフォトリソグラフィ技術を用いてのパター
ニングにより、後に素子分離領域の一部を構成すること
になる凹部１８′が形成される。凸部２０が後に半導体
部分であるＳＯＩ層となる。
【０００７】次に、上記半導体基板２１の表面上に熱酸
化およびＣＶＤ法によりシリコン酸化膜（厚さ例えば１
００ｎｍ〜１μｍ）２２を形成する。
化およびＣＶＤ法によりシリコン酸化膜（厚さ例えば１
００ｎｍ〜１μｍ）２２を形成する。
【０００８】続いて、はり合わせを容易ならしめるため
の接合層として多結晶シリコン層（厚さ例えば５μｍ）
２３をＣＶＤ法により形成し、その表面を研磨して平坦
なはり合わせ面とする。図１２は多結晶シリコン２３の
平坦化研磨後の状態を示す。
の接合層として多結晶シリコン層（厚さ例えば５μｍ）
２３をＣＶＤ法により形成し、その表面を研磨して平坦
なはり合わせ面とする。図１２は多結晶シリコン２３の
平坦化研磨後の状態を示す。
【０００９】次に、上記多結晶シリコン層２３の表面
を、台となる他の基板２４の表面にはり合わせ、図１３
に示すように、半導体基板２１を上下逆さまに、すなわ
ち、半導体基板２１の裏面が上向きになるようにする。
を、台となる他の基板２４の表面にはり合わせ、図１３
に示すように、半導体基板２１を上下逆さまに、すなわ
ち、半導体基板２１の裏面が上向きになるようにする。
【００１０】次に、図１４ないし図１６に示すように、
半導体基板２１の裏面（図１４での上面）を素子分離領
域となるシリコン酸化膜２２をストッパーとして研磨す
ることにより、ＳＯＩ層２５を形成する。ここで、研磨
は研磨液を使用しながらの、いわば化学的研磨を併用し
た物理的研磨により行う。
半導体基板２１の裏面（図１４での上面）を素子分離領
域となるシリコン酸化膜２２をストッパーとして研磨す
ることにより、ＳＯＩ層２５を形成する。ここで、研磨
は研磨液を使用しながらの、いわば化学的研磨を併用し
た物理的研磨により行う。
【００１１】このとき、図１４に示されるように半導体
基板２１に膜厚のばらつきがあっても、素子分離領域の
シリコン酸化膜２２が物理的な研磨のストッパーとなる
ため、シリコンの残っているところが選択的に研磨さ
れ、最終的には、図１６に示されるように、素子分離領
域のシリコン酸化膜２２に囲まれたＳＯＩ層２５を形成
することができる。
基板２１に膜厚のばらつきがあっても、素子分離領域の
シリコン酸化膜２２が物理的な研磨のストッパーとなる
ため、シリコンの残っているところが選択的に研磨さ
れ、最終的には、図１６に示されるように、素子分離領
域のシリコン酸化膜２２に囲まれたＳＯＩ層２５を形成
することができる。
【００１２】そして、このＳＯＩ層２５に半導体装置を
製造することが可能となるる。
製造することが可能となるる。
【００１３】
【発明が解決しようとする課題】しかしながら、半導体
基板２１が薄かった部分、すなわち、図１６の左側のＳ
ＯＩ層では、化学的研磨が余分に行われるので、素子分
離領域表面よりもＳＯＩ層２５の表面が凹んでしまう。
基板２１が薄かった部分、すなわち、図１６の左側のＳ
ＯＩ層では、化学的研磨が余分に行われるので、素子分
離領域表面よりもＳＯＩ層２５の表面が凹んでしまう。
【００１４】言い換えれば、素子分離領域上のシリコン
残りが無いように全体を研磨すると、ＳＯＩ層の厚さが
半導体基板の面内でばらつきを生じるということであ
る。
残りが無いように全体を研磨すると、ＳＯＩ層の厚さが
半導体基板の面内でばらつきを生じるということであ
る。
【００１５】ところで、上記のようなＳＯＩ層の膜厚の
ばらつきは、その上部に形成される素子の特性のばらつ
きを生じるという問題がある。
ばらつきは、その上部に形成される素子の特性のばらつ
きを生じるという問題がある。
【００１６】また、ＩＣ等の微細化した半導体装置の高
集積化の要請に応えるべくトランジスタを微細化する
と、パンチスルー防止のためにＳＯＩ層の薄膜化の必要
性が高まるが、上記のようなＳＯＩ層の厚さのばらつき
は、薄膜化するほど顕著になり、極端な場合には部分的
にＳＯＩ層が失われてしまう問題がある。
集積化の要請に応えるべくトランジスタを微細化する
と、パンチスルー防止のためにＳＯＩ層の薄膜化の必要
性が高まるが、上記のようなＳＯＩ層の厚さのばらつき
は、薄膜化するほど顕著になり、極端な場合には部分的
にＳＯＩ層が失われてしまう問題がある。
【００１７】この解決には、半導体基板の膜厚のばらつ
きを少なくすることが必要である。しかし大口径化が進
む半導体基板は厚さもそれに伴い増大するため、今後ま
すます膜厚のばらつきの絶対値は大きくなるが傾向にあ
る。例えば、５インチシリコンウェーハは、厚さが６０
０〜７００μｍであるが、８インチウェーハは厚さが約
１ｍｍとなる。
きを少なくすることが必要である。しかし大口径化が進
む半導体基板は厚さもそれに伴い増大するため、今後ま
すます膜厚のばらつきの絶対値は大きくなるが傾向にあ
る。例えば、５インチシリコンウェーハは、厚さが６０
０〜７００μｍであるが、８インチウェーハは厚さが約
１ｍｍとなる。
【００１８】本発明は、このような従来の問題点に着目
して創案されたものであって、半導体基板の膜厚のばら
つきが、形成すべき半導体部分であるＳＯＩ層等の膜厚
のばらつきに影響することなく、該半導体部分（ＳＯＩ
層等）の膜厚の均一性を向上させることが可能であり、
さらに、これにより半導体部分（ＳＯＩ等）の薄膜化を
可能として性能の向上を図ることも可能にする半導体装
置の製造方法を得ようとすることを目的とする。
して創案されたものであって、半導体基板の膜厚のばら
つきが、形成すべき半導体部分であるＳＯＩ層等の膜厚
のばらつきに影響することなく、該半導体部分（ＳＯＩ
層等）の膜厚の均一性を向上させることが可能であり、
さらに、これにより半導体部分（ＳＯＩ等）の薄膜化を
可能として性能の向上を図ることも可能にする半導体装
置の製造方法を得ようとすることを目的とする。
【００１９】
【課題を解決するための手段】本出願の請求項１の発明
は、半導体基板の表面上に絶縁膜を形成し、該絶縁膜上
に他の基板を接着し、前記半導体基板を裏面から研磨す
ることにより薄膜化し、半導体部分を形成する半導体装
置の製造方法において、前記半導体基板に深さの異なる
数種類の凹部を形成した後、少なくとも絶縁膜を介して
該半導体基板の表面側に前記他の基板を接着し、前記半
導体基板の裏面から研磨して薄膜化し、前記凹部のうち
深さの深い凹部を研磨のストッパーとして一旦研磨を止
め、該凹部の絶縁膜を除去した後等に研磨して薄膜化を
行うことを特徴とする半導体装置の製造方法であって、
これにより上記課題を解決するものである。
は、半導体基板の表面上に絶縁膜を形成し、該絶縁膜上
に他の基板を接着し、前記半導体基板を裏面から研磨す
ることにより薄膜化し、半導体部分を形成する半導体装
置の製造方法において、前記半導体基板に深さの異なる
数種類の凹部を形成した後、少なくとも絶縁膜を介して
該半導体基板の表面側に前記他の基板を接着し、前記半
導体基板の裏面から研磨して薄膜化し、前記凹部のうち
深さの深い凹部を研磨のストッパーとして一旦研磨を止
め、該凹部の絶縁膜を除去した後等に研磨して薄膜化を
行うことを特徴とする半導体装置の製造方法であって、
これにより上記課題を解決するものである。
【００２０】本出願の請求項２の発明は、前記研磨が、
研磨終了点近傍までの研削工程と、研磨終点までの精密
な研磨工程とからなる請求項１に記載の半導体装置の製
造方法であって、これにより上記課題を解決するもので
ある。
研磨終了点近傍までの研削工程と、研磨終点までの精密
な研磨工程とからなる請求項１に記載の半導体装置の製
造方法であって、これにより上記課題を解決するもので
ある。
【００２１】本出願の請求項３の発明は、前記半導体基
板上の絶縁膜上に接合層を形成し、前記他の基板をこの
接合層を介してはり合わせることを特徴とする請求項１
または２に記載の半導体装置の製造方法であって、これ
により上記課題を解決するものである。
板上の絶縁膜上に接合層を形成し、前記他の基板をこの
接合層を介してはり合わせることを特徴とする請求項１
または２に記載の半導体装置の製造方法であって、これ
により上記課題を解決するものである。
【００２２】本出願の請求項４の発明は、半導体基板が
Ｓｉ基板であり、形成する半導体部分がＳＯＩ層である
ことを特徴とする請求項１ないし３に記載の半導体装置
の製造方法であって、これにより上記課題を解決するも
のである。
Ｓｉ基板であり、形成する半導体部分がＳＯＩ層である
ことを特徴とする請求項１ないし３に記載の半導体装置
の製造方法であって、これにより上記課題を解決するも
のである。
【００２３】本発明は、半導体基板に深さの異なる数種
類の凹部を形成したのち、少なくとも絶縁膜を介して該
半導体基板の表面側に台となる他の基板を接着し、前記
半導体基板の裏面から研削、研磨して薄膜化し、前記凹
部のうち深さの深い凹部に埋め込まれた絶縁膜を研磨の
ストッパーとして一旦研磨を止め、該凹部の絶縁膜を除
去したのち更に研磨して薄膜化して薄膜半導体部分を形
成する態様で、好ましく実施することができる。
類の凹部を形成したのち、少なくとも絶縁膜を介して該
半導体基板の表面側に台となる他の基板を接着し、前記
半導体基板の裏面から研削、研磨して薄膜化し、前記凹
部のうち深さの深い凹部に埋め込まれた絶縁膜を研磨の
ストッパーとして一旦研磨を止め、該凹部の絶縁膜を除
去したのち更に研磨して薄膜化して薄膜半導体部分を形
成する態様で、好ましく実施することができる。
【００２４】
【作用】本発明によれば、半導体基板に深さの異なる数
種類の凹部を形成したのち、少なくとも絶縁膜を介して
該半導体基板の表面側に台となる他の基板を接着し、前
記半導体基板の裏面から研削、研磨して薄膜化し、前記
凹部のうち深さの深い凹部に埋め込まれた絶縁膜を研磨
のストッパーとして一旦研磨を止め、該凹部の絶縁膜を
除去したのち更に研磨して薄膜化することにより、前記
半導体基板に膜厚のばらつきがあっても、最終的に形成
する半導体部分（ＳＯＩ層等）の膜厚がばらつきが少な
いために薄膜化も可能となり、ＳＯＩ素子等の微細化が
可能となる。
種類の凹部を形成したのち、少なくとも絶縁膜を介して
該半導体基板の表面側に台となる他の基板を接着し、前
記半導体基板の裏面から研削、研磨して薄膜化し、前記
凹部のうち深さの深い凹部に埋め込まれた絶縁膜を研磨
のストッパーとして一旦研磨を止め、該凹部の絶縁膜を
除去したのち更に研磨して薄膜化することにより、前記
半導体基板に膜厚のばらつきがあっても、最終的に形成
する半導体部分（ＳＯＩ層等）の膜厚がばらつきが少な
いために薄膜化も可能となり、ＳＯＩ素子等の微細化が
可能となる。
【００２５】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。但し当然のことではあるが、本発明は図
示の実施例により限定を受けるものではない。
して説明する。但し当然のことではあるが、本発明は図
示の実施例により限定を受けるものではない。
【００２６】実施例１ この実施例は、本発明を、シリコン半導体基板を用いた
ＳＯＩ半導体装置の製造方法として具体化したものであ
る。図１ないし図９を参照する。
ＳＯＩ半導体装置の製造方法として具体化したものであ
る。図１ないし図９を参照する。
【００２７】本実施例の半導体装置の製造方法は、半導
体基板（ここではシリコン基板）の表面上に絶縁膜（こ
こではＳｉＯ2 膜）を形成し、該絶縁膜上に他の基板を
接着し、前記半導体基板を裏面から研磨することにより
薄膜化し、半導体部分（ここではＳＯＩ層）を形成する
際、半導体基板１１に深さの異なる数種類の凹部１８，
１９を形成した（図１ないし図３）後、少なくとも絶縁
膜１２（図４参照）を介して該半導体基板１１の表面側
に台となる他の基板１４を接着し（図５）、前記半導体
基板１１の裏面から研磨して薄膜化し（図６）、前記凹
部１８，１９のうち深さの深い凹部１９内の絶縁膜を研
磨のストッパーとして一旦研磨を止め（図７）、該凹部
１９の絶縁膜を除去した（図８）後、更に研磨して薄膜
化を行う（図９）構成を採る。
体基板（ここではシリコン基板）の表面上に絶縁膜（こ
こではＳｉＯ2 膜）を形成し、該絶縁膜上に他の基板を
接着し、前記半導体基板を裏面から研磨することにより
薄膜化し、半導体部分（ここではＳＯＩ層）を形成する
際、半導体基板１１に深さの異なる数種類の凹部１８，
１９を形成した（図１ないし図３）後、少なくとも絶縁
膜１２（図４参照）を介して該半導体基板１１の表面側
に台となる他の基板１４を接着し（図５）、前記半導体
基板１１の裏面から研磨して薄膜化し（図６）、前記凹
部１８，１９のうち深さの深い凹部１９内の絶縁膜を研
磨のストッパーとして一旦研磨を止め（図７）、該凹部
１９の絶縁膜を除去した（図８）後、更に研磨して薄膜
化を行う（図９）構成を採る。
【００２８】本実施例においては、研磨は、深い凹部１
９の絶縁膜をストッパーとする前段階については研磨終
了点近傍までの研削工程と、研磨終点までの精密な研磨
工程とで行い、後段落の研磨は、精密な研磨工程で行っ
た。
９の絶縁膜をストッパーとする前段階については研磨終
了点近傍までの研削工程と、研磨終点までの精密な研磨
工程とで行い、後段落の研磨は、精密な研磨工程で行っ
た。
【００２９】また本実施例では、半導体基板１１上の絶
縁膜１２上に接合層１３（ここでは多結晶シリコン層）
を形成し、他の基板１４をこの接合層１３を介してはり
合わせるようにして、はり合わせを良好に実現できるよ
うにした。
縁膜１２上に接合層１３（ここでは多結晶シリコン層）
を形成し、他の基板１４をこの接合層１３を介してはり
合わせるようにして、はり合わせを良好に実現できるよ
うにした。
【００３０】更に詳しくは、本実施例では、以下の工程
によりＳＯＩ半導体装置を形成した。図１ないし図９を
参照する。はじめに図１を参照する。
によりＳＯＩ半導体装置を形成した。図１ないし図９を
参照する。はじめに図１を参照する。
【００３１】本実施例では、まず、半導体基板１１（こ
こではシリコン基板）の表面部にレジストパターン１６
を形成する（図１）。このレジストパターン１６をマス
クにして半導体基板１１の表面を選択的なエッチング
（エッチング深さは例えば１００ｎｍ以下）によりパタ
ーニングする（図２）。このフォトリソグラフィ技術を
用いてのパターニングにより、後に素子分離領域の一部
を構成することになる凹部１８が形成される。凸部１０
が後に半導体部分であるＳＯＩ層となる。
こではシリコン基板）の表面部にレジストパターン１６
を形成する（図１）。このレジストパターン１６をマス
クにして半導体基板１１の表面を選択的なエッチング
（エッチング深さは例えば１００ｎｍ以下）によりパタ
ーニングする（図２）。このフォトリソグラフィ技術を
用いてのパターニングにより、後に素子分離領域の一部
を構成することになる凹部１８が形成される。凸部１０
が後に半導体部分であるＳＯＩ層となる。
【００３２】次に、図３に示すように、更にレジストを
パターニングしてレジストパターン１７を得、これをマ
スクにエッチング（エッチング深さは例えば３００ｎｍ
〜１μｍ）を行い、前記凹部１８より深さの深い凹部１
９を形成する。
パターニングしてレジストパターン１７を得、これをマ
スクにエッチング（エッチング深さは例えば３００ｎｍ
〜１μｍ）を行い、前記凹部１８より深さの深い凹部１
９を形成する。
【００３３】ここで、深さの深い凹部１９は、できるだ
け面積は大きく、１つ１つの間隔が狭い方が望ましい。
け面積は大きく、１つ１つの間隔が狭い方が望ましい。
【００３４】次に、エッチングされた上記半導体基板１
１の表面上に、熱酸化及び／またはＣＶＤ法により絶縁
膜１２としてシリコン酸化膜（厚さ例えば１００ｎｍ〜
１μｍ）を形成する。更に、接合層１３として多結晶シ
リコン層（厚さ例えば５μｍ）をＣＶＤ法により形成
し、その表面を研磨して平坦なはり合わせ面とする。接
合層１３は、後工程の他の基板１４とのはり合わせ接合
を容易かつ確実ならしめるためのものである。図４は接
合層１３である多結晶シリコンの研磨後の状態を示す。
１の表面上に、熱酸化及び／またはＣＶＤ法により絶縁
膜１２としてシリコン酸化膜（厚さ例えば１００ｎｍ〜
１μｍ）を形成する。更に、接合層１３として多結晶シ
リコン層（厚さ例えば５μｍ）をＣＶＤ法により形成
し、その表面を研磨して平坦なはり合わせ面とする。接
合層１３は、後工程の他の基板１４とのはり合わせ接合
を容易かつ確実ならしめるためのものである。図４は接
合層１３である多結晶シリコンの研磨後の状態を示す。
【００３５】次に、上記接合層（多結晶シリコン層）１
３の表面を、台となる他の基板１４の表面にはり合わ
せ、図５に示すように、半導体基板１１を上下逆さま
に、すなわち、半導体基板１１の裏面が上向きになるよ
うにする。
３の表面を、台となる他の基板１４の表面にはり合わ
せ、図５に示すように、半導体基板１１を上下逆さま
に、すなわち、半導体基板１１の裏面が上向きになるよ
うにする。
【００３６】ここで、台となる他の基板１４は必ずしも
半導体基板に限るわけではなく、その後のプロセスと適
合すればどのような種類の基板を用いてもかまわない。
但し、台とするのみならず、この基板１４にも後に素子
を形成するのであれば、半導体基板を用いることができ
る。一般的に言えば、熱膨張等の関係で、半導体基板１
１と同種のものを用いる方が問題ないので、ここでは他
の基板１４としても、シリコン基板を用いた。
半導体基板に限るわけではなく、その後のプロセスと適
合すればどのような種類の基板を用いてもかまわない。
但し、台とするのみならず、この基板１４にも後に素子
を形成するのであれば、半導体基板を用いることができ
る。一般的に言えば、熱膨張等の関係で、半導体基板１
１と同種のものを用いる方が問題ないので、ここでは他
の基板１４としても、シリコン基板を用いた。
【００３７】次に、半導体基板１１を裏から研磨する。
ここでは粗削りに相当する研削を行い、更に仕上げに相
当する精密な研磨を行う。そして、前記深さの深い凹部
１９に埋め込まれた絶縁膜（酸化膜）をストッパーとし
て研磨を一旦止める。図７は、この深い凹部１９の絶縁
膜（シリコン酸化膜）１２で研磨を止めた状態を示す。
ここでは粗削りに相当する研削を行い、更に仕上げに相
当する精密な研磨を行う。そして、前記深さの深い凹部
１９に埋め込まれた絶縁膜（酸化膜）をストッパーとし
て研磨を一旦止める。図７は、この深い凹部１９の絶縁
膜（シリコン酸化膜）１２で研磨を止めた状態を示す。
【００３８】このとき、研磨は研磨液を使用しながら
の、いわば化学的研磨を併用した物理的研磨により行
う。研磨液はシリコン酸化膜との選択比の高い液を用
い、研磨布は底づり（ｄｉｓｈｉｎｇ。底部中央が凹状
に研磨されすぎてしまうこと）の少ない硬いもの（たわ
みの少ないもの）を用いる。
の、いわば化学的研磨を併用した物理的研磨により行
う。研磨液はシリコン酸化膜との選択比の高い液を用
い、研磨布は底づり（ｄｉｓｈｉｎｇ。底部中央が凹状
に研磨されすぎてしまうこと）の少ない硬いもの（たわ
みの少ないもの）を用いる。
【００３９】次に、絶縁膜（シリコン酸化膜）１２を、
ドライあるいはウェットエッチングにより途中まで除去
して、図８の状態とする。エッチングの深さは最終的に
研磨のストッパーとなる酸化膜表面とほぼ一致させるこ
とが望ましい。
ドライあるいはウェットエッチングにより途中まで除去
して、図８の状態とする。エッチングの深さは最終的に
研磨のストッパーとなる酸化膜表面とほぼ一致させるこ
とが望ましい。
【００４０】更に、半導体基板１１を素子分離領域とな
る絶縁膜（シリコン酸化膜）１２（凹部１８の絶縁膜）
をストッパーとして研磨することにより、図９に示され
るように、絶縁膜（シリコン酸化膜）１２に囲まれた半
導体部分（シリコン部分であるＳＯＩ層）１５を形成す
る。ここでも、研磨は研磨液を使用しながらの、いわば
化学的研磨を併用した物理的研磨により行う。ここでの
研磨は、精密な仕上げ研磨で行った。
る絶縁膜（シリコン酸化膜）１２（凹部１８の絶縁膜）
をストッパーとして研磨することにより、図９に示され
るように、絶縁膜（シリコン酸化膜）１２に囲まれた半
導体部分（シリコン部分であるＳＯＩ層）１５を形成す
る。ここでも、研磨は研磨液を使用しながらの、いわば
化学的研磨を併用した物理的研磨により行う。ここでの
研磨は、精密な仕上げ研磨で行った。
【００４１】現在、前記半導体基板１１に用いられてい
るシリコンウェーハは、膜厚のばらつきが少なくとも例
えば数μｍ程度は存在しているが、図７の段階で、研磨
により薄膜化された半導体基板１１の膜厚のばらつきは
数百ｎｍ程度に抑えられている。
るシリコンウェーハは、膜厚のばらつきが少なくとも例
えば数μｍ程度は存在しているが、図７の段階で、研磨
により薄膜化された半導体基板１１の膜厚のばらつきは
数百ｎｍ程度に抑えられている。
【００４２】従って、その後半導体基板１１の全体をシ
リコン残りのないように研磨しても、オーバーポリッシ
ュする時間が少ないため、部分的に化学的研磨が余分に
行われて素子分離領域表面よりも半導体部分（ＳＯＩ
層）１５の表面が凹んでしまうということがない（図９
参照）。
リコン残りのないように研磨しても、オーバーポリッシ
ュする時間が少ないため、部分的に化学的研磨が余分に
行われて素子分離領域表面よりも半導体部分（ＳＯＩ
層）１５の表面が凹んでしまうということがない（図９
参照）。
【００４３】以上、実施例について説明したが、この発
明は、深さの違う数種類の凹部を形成し、実施例を何度
か繰り返すことにより、段階的に半導体基板を薄膜化す
るように具体化することも可能である。
明は、深さの違う数種類の凹部を形成し、実施例を何度
か繰り返すことにより、段階的に半導体基板を薄膜化す
るように具体化することも可能である。
【００４４】以上に説明したように、本実施例では、半
導体基板の表面上に絶縁膜を形成し、該絶縁膜上に他の
基板を接着し、前記半導体基板を裏面から研削、研磨す
ることにより薄膜化し、半導体薄膜を形成する半導体装
置の製造方法において、半導体基板に深さの異なる数種
類の凹部を形成したのち、少なくとも絶縁膜を介して該
半導体基板の表面側に他の基板を接着し、前記半導体基
板の裏面から研削、研磨して薄膜化し、前記凹部のうち
深さの深い凹部に埋め込まれた絶縁膜を研磨のストッパ
ーとして一旦研磨を止め、該凹部の絶縁膜を除去したの
ち更に研磨して薄膜化することにより、前記半導体基板
に膜厚のばらつきがあっても、ＳＯＩ層の膜厚がばらつ
くことがなく、その上部に形成した素子の安定化を図る
ことができる。また、更に、ＳＯＩ層のばらつきが少な
いために薄膜化も可能となり、ＳＯＩ素子の微細化、す
なわち、素子の高集積化が可能となる。
導体基板の表面上に絶縁膜を形成し、該絶縁膜上に他の
基板を接着し、前記半導体基板を裏面から研削、研磨す
ることにより薄膜化し、半導体薄膜を形成する半導体装
置の製造方法において、半導体基板に深さの異なる数種
類の凹部を形成したのち、少なくとも絶縁膜を介して該
半導体基板の表面側に他の基板を接着し、前記半導体基
板の裏面から研削、研磨して薄膜化し、前記凹部のうち
深さの深い凹部に埋め込まれた絶縁膜を研磨のストッパ
ーとして一旦研磨を止め、該凹部の絶縁膜を除去したの
ち更に研磨して薄膜化することにより、前記半導体基板
に膜厚のばらつきがあっても、ＳＯＩ層の膜厚がばらつ
くことがなく、その上部に形成した素子の安定化を図る
ことができる。また、更に、ＳＯＩ層のばらつきが少な
いために薄膜化も可能となり、ＳＯＩ素子の微細化、す
なわち、素子の高集積化が可能となる。
【００４５】
【発明の効果】上述の如く、本発明の半導体装置の製造
方法は、半導体基板の膜厚のばらつきが、形成すべき半
導体部分であるＳＯＩ層等の膜厚のばらつきに影響する
ことなく、該半導体部分（ＳＯＩ層等）の膜厚の均一性
を向上させることが可能であり、さらに、これにより半
導体部分（ＳＯＩ等）の薄膜化を可能とし、性能の向上
をも可能としたものである。
方法は、半導体基板の膜厚のばらつきが、形成すべき半
導体部分であるＳＯＩ層等の膜厚のばらつきに影響する
ことなく、該半導体部分（ＳＯＩ層等）の膜厚の均一性
を向上させることが可能であり、さらに、これにより半
導体部分（ＳＯＩ等）の薄膜化を可能とし、性能の向上
をも可能としたものである。
【図１】実施例１の半導体装置製造工程を順に断面図で
示すものである（１）。
示すものである（１）。
【図２】実施例１の半導体装置製造工程を順に断面図で
示すものである（２）。
示すものである（２）。
【図３】実施例１の半導体装置製造工程を順に断面図で
示すものである（３）。
示すものである（３）。
【図４】実施例１の半導体装置製造工程を順に断面図で
示すものである（４）。
示すものである（４）。
【図５】実施例１の半導体装置製造工程を順に断面図で
示すものである（５）。
示すものである（５）。
【図６】実施例１の半導体装置製造工程を順に断面図で
示すものである（６）。
示すものである（６）。
【図７】実施例１の半導体装置製造工程を順に断面図で
示すものである（７）。
示すものである（７）。
【図８】実施例１の半導体装置製造工程を順に断面図で
示すものである（８）。
示すものである（８）。
【図９】実施例１の半導体装置製造工程を順に断面図で
示すものである（９）。
示すものである（９）。
【図１０】従来法による半導体装置製造工程を順に断面
図で示すものである（１）。
図で示すものである（１）。
【図１１】従来法による半導体装置製造工程を順に断面
図で示すものである（２）。
図で示すものである（２）。
【図１２】従来法による半導体装置製造工程を順に断面
図で示すものである（３）。
図で示すものである（３）。
【図１３】従来法による半導体装置製造工程を順に断面
図で示すものである（４）。
図で示すものである（４）。
【図１４】従来法による半導体装置製造工程を順に断面
図で示すものである（５）。
図で示すものである（５）。
【図１５】従来法による半導体装置製造工程を順に断面
図で示すものである（６）。
図で示すものである（６）。
【図１６】従来法による半導体装置製造工程を順に断面
図で示すものである（７）。
図で示すものである（７）。
１１ 半導体基板（シリコン基板） １２ 絶縁膜（シリコン酸化膜） １３ 接合層（多結晶シリコン層） １４ 他の基板（台となる基板） １５ 半導体部分（ＳＯＩ層） １６，１７ レジストパターン １８ 凹部（素子分離領域部分となる凹部） １９ 深い凹部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 27/12 Ｂ Ｆ
Claims (4)
- 【請求項１】半導体基板の表面上に絶縁膜を形成し、該
絶縁膜上に他の基板を接着し、前記半導体基板を裏面か
ら研磨することにより薄膜化し、半導体部分を形成する
半導体装置の製造方法において、 前記半導体基板に深さの異なる数種類の凹部を形成した
後、少なくとも絶縁膜を介して該半導体基板の表面側に
前記他の基板を接着し、前記半導体基板の裏面から研磨
して薄膜化し、前記凹部のうち深さの深い凹部を研磨の
ストッパーとして一旦研磨を止め、該凹部の絶縁膜を除
去した後等に研磨して薄膜化を行うことを特徴とする半
導体装置の製造方法。 - 【請求項２】前記研磨が、研磨終了点近傍までの研削工
程と、研磨終点までの精密な研磨工程とからなる請求項
１に記載の半導体装置の製造方法。 - 【請求項３】前記半導体基板上の絶縁膜上に接合層を形
成し、前記他の基板をこの接合層を介してはり合わせる
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。 - 【請求項４】半導体基板がＳｉ基板であり、形成する半
導体部分がＳＯＩ層であることを特徴とする請求項１な
いし３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6136294A JPH07321196A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6136294A JPH07321196A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321196A true JPH07321196A (ja) | 1995-12-08 |
Family
ID=15171818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6136294A Pending JPH07321196A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321196A (ja) |
-
1994
- 1994-05-26 JP JP6136294A patent/JPH07321196A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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