JP3934170B2 - Soi基板の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はSOI基板を製造する方法に係り、特にSOI基板の撓みを大いに縮めることができる製造方法に関する。
【0002】
【従来の技術】
一般に半導体装置を製造するための基板としてはシリコン基板を広く使用している。しかしながら、このシリコン基板を使用する場合、次のような多数の問題点がある。
第1に、トランジスタのソースおよびドレイン領域を浅く形成することが困難である。これは半導体装置の高集積化の実現に制約となり、半導体基板との接合面に形成される寄生接合容量を縮めにくく、半導体装置の電気的特性、特に動作速度を改善することが困難である。第2に、半導体記憶装置を製作する場合セルの形成されるウェルが存在し、これによりSER(soft error rate)特性を改善しにくい。第3に、CMOSトランジスタで半導体装置を製作する場合ラッチアップ現象を改善することが困難である。
【0003】
前述したように、シリコン基板を使用して半導体装置を製作する場合多数の問題が発生するので、これに対する解決方案として最近SOI(silicon-on insulator) 基板を使用して半導体装置を製作する傾向が徐々に増えている。これは、SOI基板の構造が、酸化層の下部には支持基板、そして酸化層の上部には 0.5μm 以下の薄い半導体層を有するようになっているからである。言い換えれば、前記半導体層の厚さがトランジスタのソースおよびドレイン領域の接合深さに当たるので前記半導体層の厚さを薄く調節することにより、浅い接合を容易に形成し得る。また、前記ソースおよびドレイン領域の底面は酸化層と接するので寄生容量を大いに縮めることができて半導体装置の動作速度を改善させ、トランジスタのような素子を絶縁層により相互隔離させてCMOS構造から発生するラッチアップ現象を完全に取り除くことができる。
【0004】
【発明が解決しようとする課題】
図1Aおよび図1Bは、前述した従来のSOI基板を製造する方法を説明するための断面図である。
図1Aは、支持基板10と半導体基板14を相互結合させる段階を示したものである。具体的には、支持基板10または半導体基板14の一側面に酸化層12を形成した後、この酸化層12を媒介物として前記支持基板10と前記半導体基板14を結合させる。ここで、半導体基板14としてはシリコンウェーハを広く使用し、支持基板10と半導体基板14とを結合させる方法としては高温酸化法、静電結合法または窒素雰囲気での高温熱処理法を利用する。
【0005】
図1Bは、SOI基板を完成する段階を示したものである。具体的には、前記半導体基板14の上部を研磨工程で取り除いた後、これをCMP(chemical mechanical polishing)工程で表面処理して所望の厚さの半導体層14aを形成することによりSOI基板を完成する。この際、前述した研磨工程時に前記半導体基板14の厚さが徐々に薄くなるので、これにより半導体基板によるストレスの大きさが変わる。特に、半導体基板としてシリコンウェーハを使用する場合には、SOI基板の前面に圧縮応力SF が発生する。したがって、図1Bに示すようにSOI基板が撓む現象が生じ、これにより半導体層14aの厚さが不均一になる。
【0006】
このように、従来の技術によるSOI基板は製造工程の途中撓み現象が発生し、これにより半導体層の厚さを均一に形成することが困難である。半導体層の厚さが不均一なSOI基板は、半導体装置の製造における写真工程の際にマスクの整列を困難にする。また、熱工程の進行後ストレスを誘発して半導体層のリフティング現象を招く場合もある。
【0007】
したがって、本発明の目的は、支持基板の背面にストレス調節の可能な物質よりなる薄膜を形成することにより撓み現象を抑制するSOI基板の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
前記の目的を達成するために本発明は、支持基板または半導体基板の一側面に形成された第1酸化層を媒介物として、前記支持基板と前記半導体基板とを相互結合させる段階と、結合された前記支持基板および前記半導体基板の露出された表面に、第2酸化層を形成する段階と、前記第2酸化層の表面に、前記半導体基板と同一なタイプのストレスを有する第1厚さの半導体物質層を形成する段階と、前記半導体基板の表面側に形成された前記半導体物質層および前記第2酸化層並びに前記半導体基板の上部を連続的に研磨した後、研磨された表面をポリシングして、変形された第2酸化層、変形された半導体物質層および前記半導体基板の残存部分よりなる半導体層を形成し、前記支持基板上に前記第1酸化層を介して前記半導体層が形成されたSOI基板を形成する段階と、前記SOI基板の撓みの程度に応じて、前記支持基板の表面側に形成された前記半導体物質層の第1厚さを増減して、前記SOI基板の撓みを調節する段階とを具備することを特徴とするSOI基板の製造方法を提供する。
【0009】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図2Aは、支持基板100と半導体基板104を相互結合させる段階を示したものである。具体的には、半導体基板104の一側面または支持基板100の一側面上に第1酸化層102を形成した後、これを媒介物として支持基板100と半導体基板104を相互ボンディングさせる。この際、支持基板100と半導体基板104とをボンディングさせる方法としては通常の方法、例えば高温酸化法、静電結合法または窒素雰囲気での高温熱処理法を利用する。ここで、前記支持基板100および/または半導体基板104としてはシリコンウェーハが広く使用される。
【0010】
図2Bは、前記結合された支持基板100と半導体基板104の露出された表面に第2酸化層106を形成する段階を示したものである。ここで、前記第2酸化層106は湿式酸化工程により形成される。これは支持基板100と半導体基板104とのボンディング強度を向上させ、後続する工程による半導体物質層108との容易な接触をなすようにするためである。
【0011】
図2Cは、本発明の特徴要素である半導体物質層108を形成する段階を示したものである。具体的には、前記第2酸化層106の表面に第1厚さの半導体物質層108を蒸着する。ここで、前記第1厚さの半導体物質層108としては前記半導体基板104と同一なタイプのストレスを有する物質で形成する。例えば、前記半導体基板104がシリコンウェーハである場合には前記第1厚さの半導体物質層108をポリシリコンで形成することが望ましい。これにより、圧縮応力を有する半導体物質層108および前記半導体物質層108と同一なタイプのストレス、すなわち圧縮応力を有する半導体基板104がそれぞれ前記支持基板100の上部および下部に形成される。したがって、後続する工程で前記半導体基板104の厚さを適切に調節することにより支持基板100の撓む現象を防止することができる。
【0012】
図2Dは、本発明によるSOI基板を形成する段階を示したものである。まず、前記半導体基板104の表面に形成された第1厚さの半導体物質層108と第2酸化層106、そして前記半導体基板104の上部を連続的に全面食刻する。この際、全面食刻する方法としては研磨工程を利用する方法が使用され得る。次に、前記全面食刻された半導体基板の表面をCMP工程でポリシングして変形された第1厚さの半導体物質層108a、変形された第2酸化層106aおよび前記半導体基板104の一部分よりなる半導体層104aを形成して本発明によるSOI基板を形成する。ここで、前記半導体層104aは半導体装置の素子の形成される活性領域を提供する。したがって、半導体層104aの厚さは要求される素子の特性と密接な関係がある。また、前記半導体層104aおよび第1酸化層102の厚さは、前記図2Cで説明した半導体物質層108の第1厚さを定める重要な要因である。言い換えれば、前記半導体層104aおよび第1酸化層102の厚さと前記半導体物質層108の第1厚さを適切に調節することにより、前記半導体層104aによる前面のストレスSF と前記変形された第1厚さの半導体物質層108aによる背面のストレスSB を相互相殺させ、これによりSOI基板の撓む現象を防止することができる。このストレスの調節により、前記半導体層104aを形成させるための全面食刻およびポリシングを完了した状態で半導体層104aの厚さを均一とすることが可能となる。したがって、前記SOI基板を使用して半導体装置を製作する時、写真工程時マスクの整列を正確にし得る。
【0013】
図2Eは、前記SOI基板の平坦度、すなわち、撓み程度をさらに精密に調節する段階を示したものである。言い換えれば、前記図2Dで形成されたSOI基板の撓み程度が要求される範囲より大きかったり、これを特定な値に調節しようとする時、支持基板100の背面に形成された変形された第1厚さの半導体物質層108aの厚さを変えて、前記第1厚さより厚い第3厚さの半導体物質層108bまたは前記第1厚さより薄い第4厚さの半導体物質層を形成する段階を示したものである。
【0014】
前記第1厚さの半導体物質層108aをさらに厚く形成すべき場合には、その表面にこのような物質層、例えばポリシリコン層をさらに蒸着して前記第1厚さより大きい第2厚さの半導体物質層を形成する。続いて、前記第2厚さの半導体物質層が形成されたSOI基板の撓み程度を測定してこれを相殺させる程度の背面ストレスSB ′を有する半導体物質層、すなわち、前記第2厚さより薄い第3厚さの半導体物質層108bを形成する。この際、第3厚さの半導体物質層108bを形成する方法としては、湿式食刻、乾式食刻またはCMP工程を利用することができ、これらのうちCMP工程がSOI基板の撓み程度を精密に調節しうる最も望ましい手段である。
【0015】
また、前記第1厚さの半導体物質層108aをさらに薄く形成すべき場合には、半導体物質層108aの背面を全面食刻して前記第1厚さより薄い第4厚さの半導体物質層を形成する。この際も、第4厚さの半導体物質層を形成する方法としては湿式食刻、乾式食刻またはCMP工程を利用することができ、これらのうちCMP工程がSOI基板の撓み程度を精密に調節し得る最も望ましい手段である。
【0016】
前述した本発明によれば、支持基板の背面にSOI基板の表面層である半導体層と同一なタイプのストレスを有する物質として適切な厚さの半導体物質層を形成することにより、SOI基板の撓み現象を防止することができる。これにより、前記SOI基板の表面層である半導体層を均一な厚さに形成することが可能となり、この半導体層の上部に半導体装置を形成するための写真工程時に正確な整列がなされるようにすることができるとともに、高温での熱処理工程を経た後に前記半導体層が浮き上がる現象を防止することができる。
【図面の簡単な説明】
【図1】 AおよびBは、従来の技術によるSOI基板を製造する方法を説明するための断面図である。
【図2】 A〜Eは、本発明によるSOI基板を製造する方法を説明するための断面図である。
【符号の説明】
100 支持基板
102 第1酸化層
104 半導体基板
104a 半導体層
106 第2酸化層
106a 変形された第2酸化層
108 半導体物質層
108a 変形された半導体物質層
Claims (7)
- 支持基板または半導体基板の一側面に形成された第1酸化層を媒介物として、前記支持基板と前記半導体基板とを相互結合させる段階と、
結合された前記支持基板および前記半導体基板の露出された表面に、第2酸化層を形成する段階と、
前記第2酸化層の表面に、前記半導体基板と同一なタイプのストレスを有する第1厚さの半導体物質層を形成する段階と、
前記半導体基板の表面側に形成された前記半導体物質層および前記第2酸化層並びに前記半導体基板の上部を連続的に研磨した後、研磨された表面をポリシングして、変形された第2酸化層、変形された半導体物質層および前記半導体基板の残存部分よりなる半導体層を形成し、前記支持基板上に前記第1酸化層を介して前記半導体層が形成されたSOI基板を形成する段階と、
前記SOI基板の撓みの程度に応じて、前記支持基板の表面側に形成された前記半導体物質層の第1厚さを増減して、前記SOI基板の撓みを調節する段階と
を具備することを特徴とするSOI基板の製造方法。 - 前記SOI基板の撓みを調節する段階は、
前記支持基板の表面側に形成された前記半導体物質層の表面に半導体物質層をさらに蒸着して、前記半導体物質層の厚さを前記第1厚さより厚い第2厚さにする段階と、
前記半導体物質層を全面食刻して、前記半導体物質層の厚さを前記第2厚さより薄い第3厚さにする段階とを具備することを特徴とする請求項1記載のSOI基板の製造方法。 - 前記SOI基板の撓みを調節する段階は、
前記支持基板の表面側に形成された前記半導体物質層を全面食刻して、前記半導体物質層の厚さを前記第1厚さより薄い第4厚さにする段階を具備することを特徴とする請求項1記載のSOI基板の製造方法。 - 前記半導体基板はシリコンウェーハであることを特徴とする請求項1記載のSOI基板の製造方法。
- 前記半導体物質層はポリシリコンで形成することを特徴とする請求項1記載のSOI基板の製造方法。
- 前記ポリシングはCMP工程で施すことを特徴とする請求項1記載のSOI基板の製造方法。
- 前記第2酸化層は湿式酸化工程による熱酸化層で形成することを特徴とする請求項1記載のSOI基板の製造方法。
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