JPH0636414B2 - 半導体素子形成用基板の製造方法 - Google Patents

半導体素子形成用基板の製造方法

Info

Publication number
JPH0636414B2
JPH0636414B2 JP1211761A JP21176189A JPH0636414B2 JP H0636414 B2 JPH0636414 B2 JP H0636414B2 JP 1211761 A JP1211761 A JP 1211761A JP 21176189 A JP21176189 A JP 21176189A JP H0636414 B2 JPH0636414 B2 JP H0636414B2
Authority
JP
Japan
Prior art keywords
single crystal
wafer
crystal wafer
thin film
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1211761A
Other languages
English (en)
Other versions
JPH0376118A (ja
Inventor
辰夫 伊藤
泰章 中里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd, Nagano Electronics Industrial Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP1211761A priority Critical patent/JPH0636414B2/ja
Priority to US07/565,973 priority patent/US5032544A/en
Priority to DE90308908T priority patent/DE69001411T2/de
Priority to EP90308908A priority patent/EP0413547B1/en
Publication of JPH0376118A publication Critical patent/JPH0376118A/ja
Publication of JPH0636414B2 publication Critical patent/JPH0636414B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/135—Removal of substrate

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＳＯＩ構造の半導体素子形成用基板を接合法
を用いて製造するにあたり、特に、厚さの薄い半導体素
子形成用単結晶膜を形成する当該半導体素子形成用基板
の製造法に関する。
［従来の技術］ 半導体素子を高密度に形成して集積回路の素子分離を容
易にしたり、あるいは特にＣＭＯＳ半導体素子回路のラ
ッチアップ現象を解消するために、半導体素子形成用基
板としてＳＯＩ構造が従来から提案されてきた。
かかるＳＯＩ構造を提供するために、Ｓｉ単結晶ウェー
ハの上に酸化膜（絶縁層）を形成し、更に多結晶層を析
出し、レーザー等による単結晶薄膜化を行なったり、あ
るいはサファイヤ基板の上にＳｉの単結晶薄層を気相か
ら熱分解反応により形成する方法が採られてきた。
しかしながら、これらの方法によって形成された絶縁層
の上のＳｉ単結晶薄層の結晶性は満足すべきものではな
かったので、更に技術的な進歩が行なわれ、Ｓｉ単結晶
ウェーハを絶縁薄層を介して貼付け、、半導体素子を形
成する活性領域のＳｉ単結晶ウェーハを研磨又はエッチ
ングによって所望の薄層にする方法が成功をおさめつつ
ある。
かかる貼付け法には、加圧のために単なる加重を用いる
ものと静電圧力を用いるものとがあるが、前者の例とし
て例えば特開昭４８−４０３７２号に述べられている。
本公知文献には、Ｓｉ単結晶ウェーハを酸化膜を介して
重ね、約１１００℃以上の温度で且つ約１００kg／cm2
の圧力で貼付する方法が紹介されている。また、後者の
例は、昭和６３年３月１日に日経マグロウヒル社によっ
て発行された「日経マイクロデバイス」第９２頁．第９
８頁に述べられている。以下、この半導体素子形成用基
板について説明する。
第４図（Ｄ）には、かかるＳＯＩ構造を持つ半導体素子
形成用基板の一例が示されている。この基板は、ウェー
ハ１ａとウェーハ１ｂとを酸化膜１ｃを介して貼り合わ
せた後、ウェーハ１ｂの露出面を研磨または／およびエ
ッチング等により薄膜化することによって製造される。
具体的には次のようにして製造される。
先ず、第４図（Ａ）に示すように、ウェーハ１ａとウェ
ーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ（例
えば０．８μｍの厚み）を形成する。そして、ウェーハ
１ａとウェーハ１ｂとを重ね合せ（第４図（Ｂ））、そ
の状態で炉に入れ、N2雰囲気中でこの重ね合せウェーハ
に約５００℃の温度で、約３００Ｖのパルス状の直流ま
たは交流電圧を加える。これによって、ウェーハ１ａと
ウェーハ１ｂが接合されることになる。このウェーハ接
合体は、ウェーハ同士の結合性が強いので、従来のプロ
セスにそのまま流すことが可能である。その後、サーフ
ェイスグラインドまたはエツチングによってウェーハ１
ｂの表面に被着された酸化膜１ｃを除去する（第４図
（Ｃ））とともに、その下のウェーハ１ｂを所定の厚さ
となるように均一な除去を行ない、更に加工歪層を考慮
して、鏡面ポリッシングし、半導体素子形成用の単結晶
薄膜とする（第４図（Ｄ））。
次に、ポリッシングの工程を説明する。
第２図に片面ポリッシングに用いられるポリッシング装
置の要部が示されている。
同図において、符号２は、ウェーハ接着用のプレートを
示しており、このプレート２の下面にはサーフェイスグ
ラインドおよびアルカリエッチング後のウェーハ接合体
１が第３図に示すように、ワックスを介して着脱可能に
複数枚数接着されている。
一方プレート２の下方に位置するターンテーブル３の上
面には、研磨布３ａが設けられている。そして、この装
置にあっては、プレート２によってウェーハ接合体１を
研磨布３ａに圧着させるとともに、ターンテーブル３の
回転と、ウェーハ接合体１を支持するプレート２を回転
させることによって、プレート２の下面に接着させてい
るウェーハ接合体１の主表面を研磨するようになってい
る。その際研磨布３ａに対しては、研磨剤スラリーとし
てＮａＯＨまたはＮＨ４ＯＨによって弱アルカリ性に調
節されたコロイダルシリカ等の研磨砥粒の懸濁液が供給
される。
［発明が解決しようとする課題］ しかし、上記のような方法で、ＳＯＩ構造の半導体素子
形成用基板を製造した場合、下記のような問題が生じ
た。
酸化膜１ｃを形成したウェーハ同士を接合した場合、そ
の周縁部の接合強度は弱い。その結果、サーフェイスグ
ラインドを行なった際、ウェーハ１ｂの接合が弱い部分
つまりウェーハ１ｂの周縁部が欠けて分離することがあ
る。その際、ウェーハ１ｂの側面酸化膜１ｃも第４図
（Ｃ）に示すように同時に消失してしまうこととなる。
その結果、サーフェイスグラインドに続いて上記ポリッ
シング装置を利用してポリッシング（研磨）する時に
は、Ｓｉが剥き出しとなっているので、ウェーハ１ｂの
周縁端面の側面酸化膜１ｃが欠けている部分は、当該酸
化膜が残存している部分に比較してポリッシングされ易
く、特にウェーハ１ｂを５μｍ以下に薄膜化するにあっ
ては、その厚さコントロールが難しい。
その上、ウェーハ接合体１の研磨布３ａへの圧接に起因
するプレート２の弾性変形、ターンテーブル３の半径方
向各位置での周速の違いが生じており、それらに起因し
てウェーハ１ｂのポリッシング後の面内の厚さバラツキ
が生じてしまう。
本発明は、かかる点に鑑みてなされたもので、ウェーハ
の研磨量のコントロールが容易で、しかも面内の厚さバ
ラツキを小さく抑えることができる半導体素子形成用基
板の製造方法を提供することを目的としている。
この発明のそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、少なくともその
主面の一方を鏡面化した２枚のＳｉ単結晶ウェーハの鏡
面主面を酸化膜を介して接合一体化し、一方の当該ウェ
ーハをその主面に平行に均一に除去して薄膜化し、所謂
ＳＯＩ構造の半導体素子形成用基板を製造するにあた
り、少なくとも上記薄膜化工程の前に、薄膜化されるＳ
ｉ単結晶ウェーハの直径を他方のＳｉ単結晶ウェーハの
直径より僅かに小さくして両Ｓｉ単結晶ウェーハの接合
面外周の露出未接合部分をその外周全域において均等化
しておき、さらに上記薄膜化工程の前に、薄膜化される
Ｓｉ単結晶ウェーハの外周端面及び他のＳｉ単結晶ウェ
ーハ外周主表面に、Ｓｉ単結晶ウェーハよりも同一条件
下で研磨速度の遅い材質の薄膜を所定の厚さに形成し、
次いで一方のＳｉ単結晶ウェーハの薄膜化のための研磨
を行なうようにしたものである。
［作用］ 本発明によれば、研磨時には、薄膜化されるウェーハの
周囲は、シリコン単結晶と比較して、研磨速度の遅い材
質からなる所定厚さの薄膜が存在するので、前段階のサ
ーフェイスグラインドによって表面から除去される際に
おいても、ウェーハの外周縁からチップ欠けを生じるこ
となく、またポリッシングのの過程において、研磨量が
部分的に不均一であっても、最終的にはこのガードリン
グとして機能する上記薄膜によって決められたＳｉ単結
晶薄膜が残る。
この結果、当該ガードリングの厚さを制御することによ
って、ＳＯＩ構造をもつ半導体素子形成用基板の半導体
素子形成用のＳｉ単結晶薄膜を、特に厚みの薄いレベル
で例えば数ミクロンレベルでも精密に制御することがで
きる。
［実施例］ 以下、本発明に係るウェーハの製造方法の実施例を図面
に基づいて説明する。
第１図（Ｆ）にはＳＯＩ構造の半導体素子形成用基板の
縦断面図が示されている。
この半導体素子形成用基板は、ウェーハ１ａとウェーハ
１ｂをを酸化膜１ｃを介して接合一体化したウェーハ接
合体において、ウェーハ１ｂを薄膜化することによって
製造される。
具体的には次のようにして製造される。
先ず、第１図（Ａ）に示すように、ウェーハ１ａおよび
ウェーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ
を形成する。そして、ウェーハ１ａとウェーハ１ｂとを
重ね合せ（第１図（Ｂ））その状態で炉に入れ、４００
℃，４００Ｖの条件で加熱およびパルス状の電圧を印加
して、両者を接合する。その後、サーフェイスグライン
ドまたはエツチングによってウェーハ１ｂの表面に被着
された酸化膜１ｃを除去する。このとき、ウェーハ１ａ
及びウェーハ１ｂの直径が同一のときウェーハ１ｂの接
合が弱い部分つまりウェーハ１ｂの周縁部が欠けて飛散
してしまいウェーハ１ｂの側面酸化膜１ｃも同時に消失
してしまうこととなる。
次に、ウェーハ１ｂの周辺部分を例えばホトレジストマ
スクを用いてエツチングオフして、露出未接合部分をそ
の外周全域において均等化する。具体的には、ウェーハ
１ｂの径がウェーハ１ａの径よりも３〜５mm程度小さく
なるようにする。その結果、ウェーハ１ａの外周主表面
がリング状に均等に露出されることになる（第１図
（Ｃ））。この場合、ウェーハ１ｂの直径を予めウェー
ハ１ａよりも小さくなるように選定しておいても良い。
その後、ウェーハ１ｂの外周端面および表面並びにウェ
ーハ１ａの外周主表面に例えば厚さが５μｍ程度以下の
二酸化ケイ素からなるＣＶＤ酸化膜１ｄを形成する（第
１図Ｄ））。次に、サーフェイスグラインド若しくはエ
ツチングを行なうことによって、ウェーハ１ｂの表面の
ＣＶＤ酸化膜１ｄの一部を除去する（第１図（Ｅ））。
その後、さらにポリッシングによってウェーハ１ｂを鏡
面加工する（第１図（Ｆ））。
このポリッシングは、従来と同様な装置（第２図）を用
いて次のようにして行なわれる。
プレート２の下面に、第２図および第３図に示すよう
に、ワックスを介して着脱可能にウェーハ接合体１を複
数枚接着する。そして、プレート２によってウェーハ接
合体１を研磨布３ａに圧接させるとともに、ターンテー
ブル３の回転によってウェーハ接合体１を支持するプレ
ート２をも回転させて研磨布３ａにウェーハ接合体１を
摺接させることによって、プレート２の下面に接着され
ているウェーハ１接合体の主面を研磨する。その際、研
磨布３ａに対しては、研磨剤スラリーとして、コロイダ
ルシリカ等の研磨砥粒を懸濁したＮａＯＨ、ＮＨ４ＯＨ
の弱アルカリ性水溶液が供給される。
上記のような方法によってＳＯＩ構造の半導体素子形成
用基板を製造すれば下記のような効果を得ることができ
る。
即ち、上記実施例の方法によれば、研磨時にはウェーハ
１ａの外周主表面にはガードリングとして機能する所定
厚さのＣＶＤ酸化膜１ｄが存在するので、このＣＶＤ酸
化膜１ｄをストッパとして上記ウェーハ１が研磨され
（なお、ウェーハ１ｂ外周端面に付着するＣＶＤ酸化膜
１ｄは薄いためウェーハ１のサーフェイスグラインドの
際または鏡面研磨の際容易に除去される）、ウェーハ１
のターンテーブル側への圧接力を大きくして研磨速度を
速めた場合であっても、研磨の終了間際には上記圧接力
の一部は上記ＣＶＤ酸化膜１ｄの上面によってサポート
されることになる結果、その分、研磨速度が遅くなり、
上記ウェーハ１の研磨量のコントロール、ひいてはＳｉ
単結晶薄膜の厚さ制御が容易となる。また、その研磨面
の厚さがバラツキが小さく、その研磨面も美麗となる。
その結果、ウェーハ１ｂの研磨後の厚さバラツキを中心
厚さ５μｍに対し、±１０％に制御することができた。
故に、信頼性の高い半導体素子形成用基板を得ることが
できる。
また、前段階のサーフェイスグラインドによって表面が
除去される際においても、ウェーハ１ｂの外周縁からチ
ップ欠けを生じることはない。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
上記実施例では、ウェーハ１ａの外周主表面に二酸化ケ
イ素からなるＣＶＤ酸化膜１ｄを形成し、それをガード
リングとして用いるようにしたが、二酸化ケイ素からな
る熱酸化膜または窒化ケイ素からなる窒化膜その他の材
料でガードリングとして機能する薄膜を形成するように
しても良い。熱酸化膜および窒化膜はＣＶＤ酸化膜１ｄ
よりもポリッシング速度が遅いので、ストッパとしての
機能がより高くなる。
［発明の効果］ 本願において開示される発明のうち代表的なもの効果を
説明すれば下記のとおりであある。
即ち、本発明は、少なくともその主面の一方を鏡面化し
た２枚のＳｉ単結晶ウェーハの鏡面主面を酸化膜を介し
て接合一体化し、一方の当該ウェーハをその主面に平行
に均一に除去して薄膜化し、所謂ＳＯＩ構造の半導体素
子形成用基板を製造するにあたり、少なくとも上記薄膜
化工程の前に、薄膜化されるＳｉ単結晶ウェーハの直径
を他方のＳｉ単結晶ウェーハの直径より僅かに小さくし
て両Ｓｉ単結晶ウェーハの接合面外周の露出未接合部分
をその外周全域において均等化しておき、さらに上記薄
膜化工程の前に、薄膜化されるＳｉ単結晶ウェーハの外
周端面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ
単結晶ウェーハよりも同一条件下で研磨速度の遅い材質
の薄膜を所定の厚さに形成し、次いで一方のＳｉ単結晶
ウェーハの薄膜化のための研磨を行なうようにしたの
で、上記ウェーハの外周に形成した薄膜（ガードリン
グ）をストッパとして上記ウェーハが研磨され、ウェー
ハのターンテーブル側への圧接力を大きくして研磨速度
を速めた場合であっても、研磨の終了間際には上記圧接
力の一部は上記ガードリングによってサポートされるこ
とになる結果、その分、研磨速度が遅くなり、上記ウェ
ーハの研磨量のコントロール、ひいてはウェーハの厚さ
制御が容易となる。特に、従来困難であった半導体素子
形成のための単結晶薄層の著しく厚みの小さい場合に本
技術は特に有効である。
【図面の簡単な説明】
第１図（Ａ）〜（Ｆ）は本発明に係るウェーハの製造方
法の実施例の各製造工程を示す図、 第２図はウェーハのポリッシングを行なうポリッシング
装置の要部を示す縦断面図、 第３図はプレートへのウェーハの貼り付け状態を示すプ
レートの下面図、 第４図（Ａ）〜（Ｄ）は従来方法の各製造工程を示す図
である。 １ａ…ウェーハ、１ｂ…ウェーハ、１ｃ…酸化膜、１ｄ
…ＣＶＤ酸化膜（薄膜）。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】少なくともその主面の一方を鏡面化した２
    枚のＳｉ単結晶ウェーハの鏡面主面を酸化膜を介して接
    合一体化し、一方の当該ウェーハをその主面に平行に均
    一に除去して薄膜化し、所謂ＳＯＩ構造の半導体素子形
    成用基板を製造するにあたり、少なくとも上記薄膜化工
    程の前に、薄膜化されるＳｉ単結晶ウェーハの直径を他
    方のＳｉ単結晶ウェーハの直径より僅かに小さくして両
    Ｓｉ単結晶ウェーハの接合面外周の露出未接合部分をそ
    の外周全域において均等化しておき、さらに上記薄膜化
    工程の前に、薄膜化されるＳｉ単結晶ウェーハの外周端
    面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結
    晶ウェーハよりも同一条件下で研磨速度の遅い材質の薄
    膜を所定の厚さに形成し、次いで一方のＳｉ単結晶ウェ
    ーハの薄膜化のための研磨を行なうことを特徴とするＳ
    ＯＩ構造の半導体素子形成用基板の製造方法。
  2. 【請求項２】薄膜化されるＳｉ単結晶ウェーハの外周端
    面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結
    晶ウェーハよりも同一条件下で研磨速度の遅い材質の薄
    膜として二酸化ケイ素からなる薄膜を用いることを特徴
    とする請求項１記載のＳＯＩ構造の半導体素子形成用基
    板の製造方法。
  3. 【請求項３】薄膜化されるＳｉ単結晶ウェーハの外周端
    面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結
    晶ウェーハよりも同一条件下で研磨速度の遅い材質の薄
    膜として窒化ケイ素からなる薄膜を用いることを特徴と
    する請求項１記載のＳＯＩ構造の半導体素子形成用基板
    の製造方法。
JP1211761A 1989-08-17 1989-08-17 半導体素子形成用基板の製造方法 Expired - Lifetime JPH0636414B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP1211761A JPH0636414B2 (ja) 1989-08-17 1989-08-17 半導体素子形成用基板の製造方法
US07/565,973 US5032544A (en) 1989-08-17 1990-08-13 Process for producing semiconductor device substrate using polishing guard
DE90308908T DE69001411T2 (de) 1989-08-17 1990-08-14 Verfahren zur Herstellung eines Substrats für Halbleiteranordnungen.
EP90308908A EP0413547B1 (en) 1989-08-17 1990-08-14 Process for producing semiconductor device substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1211761A JPH0636414B2 (ja) 1989-08-17 1989-08-17 半導体素子形成用基板の製造方法

Publications (2)

Publication Number Publication Date
JPH0376118A JPH0376118A (ja) 1991-04-02
JPH0636414B2 true JPH0636414B2 (ja) 1994-05-11

Family

ID=16611143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1211761A Expired - Lifetime JPH0636414B2 (ja) 1989-08-17 1989-08-17 半導体素子形成用基板の製造方法

Country Status (4)

Country Link
US (1) US5032544A (ja)
EP (1) EP0413547B1 (ja)
JP (1) JPH0636414B2 (ja)
DE (1) DE69001411T2 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 Ｓ０１基板の製造方法
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
EP0547684A3 (en) * 1991-12-18 1996-11-06 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor body comprising a carrier wafer and a monocrystalline semiconducting top layer
US5366924A (en) * 1992-03-16 1994-11-22 At&T Bell Laboratories Method of manufacturing an integrated circuit including planarizing a wafer
JP3060714B2 (ja) * 1992-04-15 2000-07-10 日本電気株式会社 半導体集積回路の製造方法
US5334281A (en) * 1992-04-30 1994-08-02 International Business Machines Corporation Method of forming thin silicon mesas having uniform thickness
US5234846A (en) * 1992-04-30 1993-08-10 International Business Machines Corporation Method of making bipolar transistor with reduced topography
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5264395A (en) * 1992-12-16 1993-11-23 International Business Machines Corporation Thin SOI layer for fully depleted field effect transistors
US5258323A (en) * 1992-12-29 1993-11-02 Honeywell Inc. Single crystal silicon on quartz
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5422316A (en) * 1994-03-18 1995-06-06 Memc Electronic Materials, Inc. Semiconductor wafer polisher and method
US5733175A (en) 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US6484585B1 (en) 1995-02-28 2002-11-26 Rosemount Inc. Pressure sensor for a pressure transmitter
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
KR0168348B1 (ko) * 1995-05-11 1999-02-01 김광호 Soi 기판의 제조방법
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
US6520020B1 (en) 2000-01-06 2003-02-18 Rosemount Inc. Method and apparatus for a direct bonded isolated pressure sensor
US6561038B2 (en) 2000-01-06 2003-05-13 Rosemount Inc. Sensor with fluid isolation barrier
US6508129B1 (en) 2000-01-06 2003-01-21 Rosemount Inc. Pressure sensor capsule with improved isolation
US6505516B1 (en) 2000-01-06 2003-01-14 Rosemount Inc. Capacitive pressure sensing with moving dielectric
CN1151367C (zh) 2000-01-06 2004-05-26 罗斯蒙德公司 微机电系统(mems)用的电互联的晶粒生长
JP3646640B2 (ja) * 2000-09-25 2005-05-11 三菱住友シリコン株式会社 シリコンウェーハのエッジ部保護方法
US6649494B2 (en) * 2001-01-29 2003-11-18 Matsushita Electric Industrial Co., Ltd. Manufacturing method of compound semiconductor wafer
KR100523973B1 (ko) * 2002-10-04 2005-10-26 엘지전자 주식회사 질화갈륨 기판 제조방법
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
SG148895A1 (en) * 2007-07-04 2009-01-29 Tinggi Technologies Private Ltd Separation of semiconductor devices for light emission
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
US8500515B2 (en) * 2010-03-12 2013-08-06 Wayne O. Duescher Fixed-spindle and floating-platen abrasive system using spherical mounts
US8602842B2 (en) * 2010-03-12 2013-12-10 Wayne O. Duescher Three-point fixed-spindle floating-platen abrasive system
US8740668B2 (en) * 2010-03-12 2014-06-03 Wayne O. Duescher Three-point spindle-supported floating abrasive platen
US8647171B2 (en) * 2010-03-12 2014-02-11 Wayne O. Duescher Fixed-spindle floating-platen workpiece loader apparatus
US20120129318A1 (en) * 2010-11-24 2012-05-24 Semiconductor Energy Laboratory Co., Ltd. Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate
KR20130062736A (ko) * 2011-12-05 2013-06-13 삼성전자주식회사 실리콘 기판, 이를 채용한 에피 구조체 및 실리콘 기판의 제조 방법
US8853054B2 (en) * 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
CN110323178A (zh) * 2019-07-04 2019-10-11 长春长光圆辰微电子技术有限公司 一种soi晶圆边缘零空洞的工艺制程方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5329551B2 (ja) * 1974-08-19 1978-08-22
JPS5330284A (en) * 1976-09-01 1978-03-22 Hitachi Ltd Production of substrate for semiconductor integrated circuits
US4321747A (en) * 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
JPS6039835A (ja) * 1983-08-12 1985-03-01 Hitachi Ltd 基板表面の平坦化方法
EP0161740B1 (en) * 1984-05-09 1991-06-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor substrate
JPS6173345A (ja) * 1984-09-19 1986-04-15 Toshiba Corp 半導体装置
JPS61256621A (ja) * 1985-05-08 1986-11-14 Toshiba Corp 接着型半導体基板の製造方法
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
JPS6368817A (ja) * 1986-09-10 1988-03-28 Hitachi Ltd 液晶表示装置
JPS63246841A (ja) * 1987-04-02 1988-10-13 Toshiba Corp シリコン結晶体の誘電体分離法
JPS6442823A (en) * 1987-08-10 1989-02-15 Nec Corp Flattening of semiconductor device surface
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process

Also Published As

Publication number Publication date
DE69001411D1 (de) 1993-05-27
JPH0376118A (ja) 1991-04-02
DE69001411T2 (de) 1993-11-18
EP0413547B1 (en) 1993-04-21
US5032544A (en) 1991-07-16
EP0413547A2 (en) 1991-02-20
EP0413547A3 (en) 1991-03-20

Similar Documents

Publication Publication Date Title
JPH0636414B2 (ja) 半導体素子形成用基板の製造方法
JP4846915B2 (ja) 貼り合わせウェーハの製造方法
US6110391A (en) Method of manufacturing a bonding substrate
US6113721A (en) Method of bonding a semiconductor wafer
JPH10223497A (ja) 貼り合わせ基板の作製方法
JPH07153725A (ja) トレンチ平坦化によるサブミクロン・ボンドｓｏｉ
JP2662495B2 (ja) 接着半導体基板の製造方法
JPH0945644A (ja) 半導体基板を研磨する方法
JPH0917984A (ja) 貼り合わせｓｏｉ基板の製造方法
JPH1167701A (ja) 貼り合わせｓｏｉ基板の製造方法及びこれに用いる保護剤塗布装置
JP2000348992A (ja) 半導体基板の製造方法
JPH05226305A (ja) 張合せウェハの製造方法
JP2855639B2 (ja) 半導体装置の製造方法
JP4581349B2 (ja) 貼合せｓｏｉウェーハの製造方法
JPH08274286A (ja) Ｓｏｉ基板の製造方法
JP2779659B2 (ja) 半導体装置の製造方法
JP2003151939A (ja) Ｓｏｉ基板の製造方法
JP3945130B2 (ja) 張り合わせ誘電体分離ウェーハの製造方法
JPH1126336A (ja) 貼り合わせ半導体基板及びその製造方法
JPH0319336A (ja) 半導体ウェーハの研磨方法
JPH02185032A (ja) エッチング方法及びエッチング装置
JPH0387012A (ja) 接合ウエハおよびその製造方法
JP3165735B2 (ja) 半導体基板の製造方法
JPH09213593A (ja) 接着基板及びその製造方法
JPH11163307A (ja) 貼り合わせ基板の製造方法