JPH11163307A - 貼り合わせ基板の製造方法 - Google Patents
貼り合わせ基板の製造方法Info
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- JPH11163307A JPH11163307A JP32828697A JP32828697A JPH11163307A JP H11163307 A JPH11163307 A JP H11163307A JP 32828697 A JP32828697 A JP 32828697A JP 32828697 A JP32828697 A JP 32828697A JP H11163307 A JPH11163307 A JP H11163307A
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Abstract
(57)【要約】
【目的】 デバイス製造工程において、未接着部の形成
を防止し、半導体基板の汚染を低減して、良品を得る率
を増大する貼り合わせ基板の製造方法を提供すること。 【構成】 第１の半導体基板１と第２の半導体基板２の
間に誘電体層を介在させて貼り合わせ接着される貼り合
わせ基板の製造方法において、少なくとも第１の半導体
基板及び第２の半導体基板の間に酸化膜等の誘電体層１
ａを介在させて貼り合わせて熱処理し、接着する工程
と、貼り合わせ基板３の周辺部の未接着部分を除去する
工程と、貼り合わされた第１の半導体基板を裏面から薄
膜化する工程と、その後、前記酸化膜等の誘電体層の周
辺部のみ削除し、削除された周辺部位において第１及び
第２の半導体基板を貼着させることにより誘電体層を内
在させる工程とを備えた貼り合わせ基板４の製造方法で
ある。
を防止し、半導体基板の汚染を低減して、良品を得る率
を増大する貼り合わせ基板の製造方法を提供すること。 【構成】 第１の半導体基板１と第２の半導体基板２の
間に誘電体層を介在させて貼り合わせ接着される貼り合
わせ基板の製造方法において、少なくとも第１の半導体
基板及び第２の半導体基板の間に酸化膜等の誘電体層１
ａを介在させて貼り合わせて熱処理し、接着する工程
と、貼り合わせ基板３の周辺部の未接着部分を除去する
工程と、貼り合わされた第１の半導体基板を裏面から薄
膜化する工程と、その後、前記酸化膜等の誘電体層の周
辺部のみ削除し、削除された周辺部位において第１及び
第２の半導体基板を貼着させることにより誘電体層を内
在させる工程とを備えた貼り合わせ基板４の製造方法で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の半導体基板
と第２の半導体基板の間に誘電体層を介在させて貼り合
わせ接着される貼り合わせ基板及びその製造方法に関す
る。
と第２の半導体基板の間に誘電体層を介在させて貼り合
わせ接着される貼り合わせ基板及びその製造方法に関す
る。
【０００２】
【従来の技術】従来において、第１の半導体基板と第２
の半導体基板との間に誘電体層を介在させて接着して形
成されるＳＯＩ（Silicon on Insulator）基板が知ら
れている。
の半導体基板との間に誘電体層を介在させて接着して形
成されるＳＯＩ（Silicon on Insulator）基板が知ら
れている。
【０００３】この種の貼り合わせ基板の製造方法は、第
１の半導体基板と第２の半導体基板のうち、少なくとも
一方に誘電体層、例えば、酸化膜（Ｓｉ０2）を形成し
ておき、前記２枚の半導体基板を密着させ熱処理を施し
て、貼り合わせ基板を形成する。
１の半導体基板と第２の半導体基板のうち、少なくとも
一方に誘電体層、例えば、酸化膜（Ｓｉ０2）を形成し
ておき、前記２枚の半導体基板を密着させ熱処理を施し
て、貼り合わせ基板を形成する。
【０００４】その後、基板の鏡面加工時に発生したダレ
により生じる貼り合わせ基板周辺の未接着部分を研削及
びエッチングにより除去し、デバイス形成層となる層を
所望の厚みになるように研削した後、仕上げとして鏡面
研磨後、ＳＯＩ構造を有する貼り合わせ基板とする。
により生じる貼り合わせ基板周辺の未接着部分を研削及
びエッチングにより除去し、デバイス形成層となる層を
所望の厚みになるように研削した後、仕上げとして鏡面
研磨後、ＳＯＩ構造を有する貼り合わせ基板とする。
【０００５】このような従来の接着法による貼り合わせ
基板は、例えば、図３（１）〜（５）に示すような順序
で形成される。
基板は、例えば、図３（１）〜（５）に示すような順序
で形成される。
【０００６】すなわち、まず、図３（１）に示した第１
の半導体基板１０と第２の半導体基板１１は、ラッピン
グ、エッチング及び表面研磨等の前処理が施されている
ものを用いる。
の半導体基板１０と第２の半導体基板１１は、ラッピン
グ、エッチング及び表面研磨等の前処理が施されている
ものを用いる。
【０００７】次に、前記半導体基板１０，１１を用い
て、図３（２）に示すように、第１の半導体基板１０の
表面に誘導体層となる酸化膜１０ａを形成する。その後
第１の半導体基板１０と第２の半導体基板１１の双方の
接着表面の清浄化処理を行い、図３（３）に示すよう
に、前記半導体基板１０，１１を室温で密着し、温度８
００℃以上で熱処理することにより接着強度を増す。
て、図３（２）に示すように、第１の半導体基板１０の
表面に誘導体層となる酸化膜１０ａを形成する。その後
第１の半導体基板１０と第２の半導体基板１１の双方の
接着表面の清浄化処理を行い、図３（３）に示すよう
に、前記半導体基板１０，１１を室温で密着し、温度８
００℃以上で熱処理することにより接着強度を増す。
【０００８】次に、図には示していないが、半導体基板
１０，１１には、研磨時にウエーハ周辺にダレが発生し
ており、そのまま双方を接着すると未接着部が生じる。
この未接着部は、貼り合わせ基板を洗浄又は研磨する
際、前記未接着部分が剥がれて飛散すると発塵源とな
り、基板表面がダストで汚染されたり、その一部が表面
に付着して加工時に傷つけられる。そこで、図３（４）
に示すように、未接着部を研削し、エッチングによって
除去する。その後、図３（５）に示すように第１の半導
体基板１０を裏面より研削等により薄膜化し、ＳＯＩ層
を所望の厚みになるように研磨を行う。
１０，１１には、研磨時にウエーハ周辺にダレが発生し
ており、そのまま双方を接着すると未接着部が生じる。
この未接着部は、貼り合わせ基板を洗浄又は研磨する
際、前記未接着部分が剥がれて飛散すると発塵源とな
り、基板表面がダストで汚染されたり、その一部が表面
に付着して加工時に傷つけられる。そこで、図３（４）
に示すように、未接着部を研削し、エッチングによって
除去する。その後、図３（５）に示すように第１の半導
体基板１０を裏面より研削等により薄膜化し、ＳＯＩ層
を所望の厚みになるように研磨を行う。
【０００９】このようにして従来の製造方法により半導
体基板１０，１１の間に酸化膜１０ａを介在した貼り合
わせ基板１３が製造される。尚、ＳＯＩ構造を有する貼
り合わせ基板の厚みは、作製されるデバイスによって異
なるが、一般にはＳＯＩ層が厚さ１〜３０μｍ程度のも
のである。
体基板１０，１１の間に酸化膜１０ａを介在した貼り合
わせ基板１３が製造される。尚、ＳＯＩ構造を有する貼
り合わせ基板の厚みは、作製されるデバイスによって異
なるが、一般にはＳＯＩ層が厚さ１〜３０μｍ程度のも
のである。
【００１０】また、半導体基板１０，１１の間に酸化膜
を介在させない直接接着の貼り合せ基板も同様の加工で
作製される。
を介在させない直接接着の貼り合せ基板も同様の加工で
作製される。
【００１１】
【発明が解決しようとした課題】従来の貼り合わせ基板
１３は、基板周辺部において、貼り合わせ基板に介在す
る酸化膜１０ａが表面に露出していた。このため、デバ
イス製造工程において、酸化膜を除去する工程がある
と、周辺部の表面に露出している酸化膜１０ａも一緒に
除去され、図４に示すように、第１の半導体基板１０と
第２の半導体基板１１との間に隙間が生じて、未接着部
１２Ａが形成されていた。
１３は、基板周辺部において、貼り合わせ基板に介在す
る酸化膜１０ａが表面に露出していた。このため、デバ
イス製造工程において、酸化膜を除去する工程がある
と、周辺部の表面に露出している酸化膜１０ａも一緒に
除去され、図４に示すように、第１の半導体基板１０と
第２の半導体基板１１との間に隙間が生じて、未接着部
１２Ａが形成されていた。
【００１２】このような未接着部１２Ａは、後の工程に
おいて剥がれて飛散し、発塵源となりデバイス歩留の低
下をひきおこす可能性があった。
おいて剥がれて飛散し、発塵源となりデバイス歩留の低
下をひきおこす可能性があった。
【００１３】本発明は、前記各問題点に鑑みてなされた
もので、貼り合わせ基板に介在する例えば、酸化膜等の
誘電体層の周辺部を表面化しないように削除し、前記誘
電体層を内在するように第１の半導体基板を第２の半導
体基板に貼着して、未接着部が生じないように貼り合わ
せ基板を製造し、未接着部が剥がれて発塵源となるのを
防止する製造方法を提供することを目的としている。
もので、貼り合わせ基板に介在する例えば、酸化膜等の
誘電体層の周辺部を表面化しないように削除し、前記誘
電体層を内在するように第１の半導体基板を第２の半導
体基板に貼着して、未接着部が生じないように貼り合わ
せ基板を製造し、未接着部が剥がれて発塵源となるのを
防止する製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明に係る貼り合わせ
基板の製造方法は、第１の半導体基板と第２の半導体基
板の間に誘電体層を介在させて貼り合わせ接着される貼
り合わせ基板の製造方法において、少なくとも第１の半
導体基板及び第２の半導体基板の間に誘電体層を介在さ
せて貼り合わせて熱処理し、接着する工程と、貼り合わ
せ基板の周辺部の未接着部分を除去する工程と、貼り合
わされた第１の半導体基板を裏面から薄膜化する工程
と、その後、前記誘電体層の周辺部が表面化しないよう
に削除し、削除された周辺部位において第１及び第２の
半導体基板を貼着させることにより誘電体層を内在させ
る工程とを備えた構成の貼り合わせ基板の製造方法であ
る。
基板の製造方法は、第１の半導体基板と第２の半導体基
板の間に誘電体層を介在させて貼り合わせ接着される貼
り合わせ基板の製造方法において、少なくとも第１の半
導体基板及び第２の半導体基板の間に誘電体層を介在さ
せて貼り合わせて熱処理し、接着する工程と、貼り合わ
せ基板の周辺部の未接着部分を除去する工程と、貼り合
わされた第１の半導体基板を裏面から薄膜化する工程
と、その後、前記誘電体層の周辺部が表面化しないよう
に削除し、削除された周辺部位において第１及び第２の
半導体基板を貼着させることにより誘電体層を内在させ
る工程とを備えた構成の貼り合わせ基板の製造方法であ
る。
【００１５】このように、第１の半導体基板と第２の半
導体基板との間に介在する酸化膜等の誘電体層の周辺部
のみ削除して、第１の半導体基板を第２の半導体基板に
貼着させ、酸化膜等の誘電体層を貼り合わせ基板中に内
在するよう製造すると、デバイス製造工程での発塵を防
止することができる。
導体基板との間に介在する酸化膜等の誘電体層の周辺部
のみ削除して、第１の半導体基板を第２の半導体基板に
貼着させ、酸化膜等の誘電体層を貼り合わせ基板中に内
在するよう製造すると、デバイス製造工程での発塵を防
止することができる。
【００１６】本願第２請求項に記載の発明は、第１の半
導体基板と第２の半導体基板の間に誘電体層を介在させ
て貼り合わせ接着される貼り合わせ基板の製造方法にお
いて、少なくとも第１の半導体基板及び第２の半導体基
板の間に誘電体層を介在させて貼り合わせて熱処理し、
接着する工程と、貼り合わせ基板の周辺部の未接着部分
を除去する工程と、非酸化ＣＶＤ膜を形成する工程と、
前記ＣＶＤ膜が形成された貼り合わせ半導体基板を裏面
から薄膜化する工程とを備えた構成の貼り合わせ基板の
製造方法である。
導体基板と第２の半導体基板の間に誘電体層を介在させ
て貼り合わせ接着される貼り合わせ基板の製造方法にお
いて、少なくとも第１の半導体基板及び第２の半導体基
板の間に誘電体層を介在させて貼り合わせて熱処理し、
接着する工程と、貼り合わせ基板の周辺部の未接着部分
を除去する工程と、非酸化ＣＶＤ膜を形成する工程と、
前記ＣＶＤ膜が形成された貼り合わせ半導体基板を裏面
から薄膜化する工程とを備えた構成の貼り合わせ基板の
製造方法である。
【００１７】このように、非酸化ＣＶＤ膜を形成する
と、第１の半導体基板と第２の半導体基板の間に介在さ
れた酸化膜等の誘電体層は、ＣＶＤ膜で覆われた状態と
なり、デバイス製造工程での発塵を防止することができ
る。
と、第１の半導体基板と第２の半導体基板の間に介在さ
れた酸化膜等の誘電体層は、ＣＶＤ膜で覆われた状態と
なり、デバイス製造工程での発塵を防止することができ
る。
【００１８】
【発明の実施の形態】以下、本発明を詳細に説明する。
【００１９】図１は本発明に係る貼り合わせ基板の製造
方法を示す工程図である。
方法を示す工程図である。
【００２０】本発明に係る貼り合わせ基板の製造方法に
ついて、図１の製造方法を示す工程図に基づいて説明す
る。
ついて、図１の製造方法を示す工程図に基づいて説明す
る。
【００２１】図１（１）は活性層側の基板となる第１の
半導体基板１と支持側の基板となる第２の半導体基板２
を示す。図１（２）に示すように、第１の半導体基板１
に熱処理等を行って酸化膜１ａを形成し、この酸化膜１
ａが誘電体層を構成する。次に、図１（３）に示すよう
に、酸化膜（誘電体層）１ａを間に介在させて第１の半
導体基板１と第２の半導体基板２を貼り合わせる。そし
て、半導体基板１，２に熱処理を施し、接着強度を強め
て貼り合わせ基板３を形成する。
半導体基板１と支持側の基板となる第２の半導体基板２
を示す。図１（２）に示すように、第１の半導体基板１
に熱処理等を行って酸化膜１ａを形成し、この酸化膜１
ａが誘電体層を構成する。次に、図１（３）に示すよう
に、酸化膜（誘電体層）１ａを間に介在させて第１の半
導体基板１と第２の半導体基板２を貼り合わせる。そし
て、半導体基板１，２に熱処理を施し、接着強度を強め
て貼り合わせ基板３を形成する。
【００２２】その後、第１の半導体基板１を裏面から所
望の厚さに薄膜化し、所望の厚みの貼り合わせ半導体基
板４を製造することとなるが、本発明の製造方法におい
ては、デバイス製造工程におけるダスト等の発生及びそ
のダストによる半導体基板の欠陥等を防止するために、
次に記載するように薄膜化する。
望の厚さに薄膜化し、所望の厚みの貼り合わせ半導体基
板４を製造することとなるが、本発明の製造方法におい
ては、デバイス製造工程におけるダスト等の発生及びそ
のダストによる半導体基板の欠陥等を防止するために、
次に記載するように薄膜化する。
【００２３】すなわち、図１（４）に示すように、貼り
合わせ後の工程として、周辺の未接着部を研削、エッチ
ングにより除去したあと、第１の半導体基板１を厚さ１
０μｍ〜１００μｍとなるように、研削又はエッチング
等により裏面から薄膜化を行う。次に、図１（５）に示
すように、貼り合わせ半導体基板３に介在する酸化膜
（誘電体層）１ａの周辺部位を酸系のエッチング液、例
えば、５０％弗酸（５０％ＨＦ）、フッ化水素アンモニ
ウム（ＮＨ4ＨＦ2）等により削除する。従って、第１の
半導体基板１と第２の半導体基板２は貼り合わせ接着界
面において、その周辺部位に未接着部３Ａを生じる。
合わせ後の工程として、周辺の未接着部を研削、エッチ
ングにより除去したあと、第１の半導体基板１を厚さ１
０μｍ〜１００μｍとなるように、研削又はエッチング
等により裏面から薄膜化を行う。次に、図１（５）に示
すように、貼り合わせ半導体基板３に介在する酸化膜
（誘電体層）１ａの周辺部位を酸系のエッチング液、例
えば、５０％弗酸（５０％ＨＦ）、フッ化水素アンモニ
ウム（ＮＨ4ＨＦ2）等により削除する。従って、第１の
半導体基板１と第２の半導体基板２は貼り合わせ接着界
面において、その周辺部位に未接着部３Ａを生じる。
【００２４】本例では、前述したように、第１の半導体
基板１はその厚さが１０μｍ〜１００μｍと薄膜化され
おり、柔軟性を有するため、自重によるたわみ、或は、
液体の表面張力等が働いて、第１の半導体基板１のこの
薄膜化された部位を変形させることができる。そこで、
第１の半導体基板１のこの薄膜化された部位を変形させ
て、第２の半導体基板２に貼着する。これにより、図１
（６）に示すように、酸化膜（誘電体層）１ａは貼り合
わせ基板３に内在された形となる。
基板１はその厚さが１０μｍ〜１００μｍと薄膜化され
おり、柔軟性を有するため、自重によるたわみ、或は、
液体の表面張力等が働いて、第１の半導体基板１のこの
薄膜化された部位を変形させることができる。そこで、
第１の半導体基板１のこの薄膜化された部位を変形させ
て、第２の半導体基板２に貼着する。これにより、図１
（６）に示すように、酸化膜（誘電体層）１ａは貼り合
わせ基板３に内在された形となる。
【００２５】その後、必要に応じて、貼り合わせ基板３
の薄膜化、熱処理等を行い所望の貼り合わせ基板４を形
成する。
の薄膜化、熱処理等を行い所望の貼り合わせ基板４を形
成する。
【００２６】このように誘電体層１ａは、貼り合わせ基
板３に内在される形となるため、その後の処理工程やさ
らにデバイス形成工程等において、周辺部の剥がれによ
って生じるダスト等の汚染物質の発生を低減することが
でき、良品率を向上することができる。
板３に内在される形となるため、その後の処理工程やさ
らにデバイス形成工程等において、周辺部の剥がれによ
って生じるダスト等の汚染物質の発生を低減することが
でき、良品率を向上することができる。
【００２７】次に、本発明の製造方法に係る他の具体例
について説明する。図２は、本発明に係る貼り合わせ基
板の製造方法を示す工程図である。
について説明する。図２は、本発明に係る貼り合わせ基
板の製造方法を示す工程図である。
【００２８】図２（１）は、活性層側の基板となる第１
の半導体基板５と支持側の基板となる第２の半導体基板
６を示す。図１（２）に示すように、第１の半導体基板
５に熱処理等を行って酸化膜５ａを形成し、この酸化膜
５ａが誘電体層を構成する。次に、図１（３）に示すよ
うに、前記酸化膜（誘電体層）５ａを間に介在させて第
１の半導体基板５と第２の半導体基板６を貼り合わせ
る。そして、貼り合わせられた第１の半導体基板５と第
２の半導体基板６に熱処理を施し、接着強度を強めて貼
り合わせ基板７を形成する。そして、図２（４）に示す
ように、貼り合わせ基板７の外周の未接着部分を、研削
・エッチングによって除去する。
の半導体基板５と支持側の基板となる第２の半導体基板
６を示す。図１（２）に示すように、第１の半導体基板
５に熱処理等を行って酸化膜５ａを形成し、この酸化膜
５ａが誘電体層を構成する。次に、図１（３）に示すよ
うに、前記酸化膜（誘電体層）５ａを間に介在させて第
１の半導体基板５と第２の半導体基板６を貼り合わせ
る。そして、貼り合わせられた第１の半導体基板５と第
２の半導体基板６に熱処理を施し、接着強度を強めて貼
り合わせ基板７を形成する。そして、図２（４）に示す
ように、貼り合わせ基板７の外周の未接着部分を、研削
・エッチングによって除去する。
【００２９】次に、図２（５）に示すように、非酸化性
雰囲気中において、ＣＶＤ膜９を形成する。例えば、モ
ノシラン及びアンモニア（ＳｉＨ4＋ＮＨ3）ガス、ジク
ロルシラン及びアンモニア（ＳｉＨ2Ｃｌ2＋ＮＨ3）ガ
ス等を用いてＣＶＤ窒化膜８を形成する。このため、貼
り合わせ基板７は、ＣＶＤ窒化膜８で覆われ、前記酸化
膜（誘電体層）５ａは、貼り合わせ基板７に内在され
る。
雰囲気中において、ＣＶＤ膜９を形成する。例えば、モ
ノシラン及びアンモニア（ＳｉＨ4＋ＮＨ3）ガス、ジク
ロルシラン及びアンモニア（ＳｉＨ2Ｃｌ2＋ＮＨ3）ガ
ス等を用いてＣＶＤ窒化膜８を形成する。このため、貼
り合わせ基板７は、ＣＶＤ窒化膜８で覆われ、前記酸化
膜（誘電体層）５ａは、貼り合わせ基板７に内在され
る。
【００３０】その後、図２（６）に示すように、貼り合
わせ基板７を裏面から薄膜化し、所望の厚みの貼り合わ
せ基板９を形成する。
わせ基板７を裏面から薄膜化し、所望の厚みの貼り合わ
せ基板９を形成する。
【００３１】このように貼り合わせ基板９は、酸化膜
（誘電体層）５ａを内在した形で薄膜化されて製造され
るため、未接着部が剥離することによって生じる汚染を
防止することができる。また、酸化膜（誘電体層）５ａ
が貼り合わせ基板９に内在されているため、デバイス製
造工程時のダストの発生を低減することができる。
（誘電体層）５ａを内在した形で薄膜化されて製造され
るため、未接着部が剥離することによって生じる汚染を
防止することができる。また、酸化膜（誘電体層）５ａ
が貼り合わせ基板９に内在されているため、デバイス製
造工程時のダストの発生を低減することができる。
【００３２】なお、貼り合わせ半導体ウエーハ９に形成
する膜は、前述したＣＶＤ窒化膜８のみならず、多結晶
膜、適宜の非酸化ＣＶＤ膜を形成してもよい。
する膜は、前述したＣＶＤ窒化膜８のみならず、多結晶
膜、適宜の非酸化ＣＶＤ膜を形成してもよい。
【００３３】
【発明の効果】以上説明したように、本発明に係る貼り
合わせ基板の製造方法は、第１の半導体基板と第２の半
導体基板の間に誘電体層を介在させて貼り合わせ接着さ
れる貼り合わせ基板の製造方法において、少なくとも第
１の半導体基板及び第２の半導体基板の間に誘電体層を
介在させて貼り合わせて熱処理し、接着する工程と、貼
り合わせ基板の周辺部の未接着部分を除去する工程と、
貼り合わされた第１の半導体基板を裏面から薄膜化する
工程と、その後、前記誘電体層の周辺部のみ削除し、削
除された周辺部位において第１及び第２の半導体基板を
貼着させることにより誘電体層を内在させる工程とを備
えた構成の貼り合わせ基板の製造方法である。
合わせ基板の製造方法は、第１の半導体基板と第２の半
導体基板の間に誘電体層を介在させて貼り合わせ接着さ
れる貼り合わせ基板の製造方法において、少なくとも第
１の半導体基板及び第２の半導体基板の間に誘電体層を
介在させて貼り合わせて熱処理し、接着する工程と、貼
り合わせ基板の周辺部の未接着部分を除去する工程と、
貼り合わされた第１の半導体基板を裏面から薄膜化する
工程と、その後、前記誘電体層の周辺部のみ削除し、削
除された周辺部位において第１及び第２の半導体基板を
貼着させることにより誘電体層を内在させる工程とを備
えた構成の貼り合わせ基板の製造方法である。
【００３４】このように、第１の半導体基板と第２の半
導体基板との間に介在する、例えば酸化膜等の誘電体層
の周辺部のみ削除して、第１の半導体基板を第２の半導
体基板に貼着させ、誘電体層を貼り合わせ基板中に内在
するよう製造すると、デバイス製造工程での発塵を防止
することができる。
導体基板との間に介在する、例えば酸化膜等の誘電体層
の周辺部のみ削除して、第１の半導体基板を第２の半導
体基板に貼着させ、誘電体層を貼り合わせ基板中に内在
するよう製造すると、デバイス製造工程での発塵を防止
することができる。
【００３５】本願第２請求項に記載の発明は、第１の半
導体基板と第２の半導体基板の間に誘電体層を介在させ
て貼り合わせ接着される貼り合わせ基板の製造方法にお
いて、少なくとも第１の半導体基板及び第２の半導体基
板の間に誘電体層を介在させて貼り合わせて熱処理し、
接着する工程と、貼り合わせ基板の周辺部の未接着部分
を除去する工程と、非酸化ＣＶＤ膜を形成する工程と、
前記ＣＶＤ膜が形成された貼り合わせ半導体基板を裏面
から薄膜化する工程とを備えた構成の貼り合わせ基板の
製造方法である。
導体基板と第２の半導体基板の間に誘電体層を介在させ
て貼り合わせ接着される貼り合わせ基板の製造方法にお
いて、少なくとも第１の半導体基板及び第２の半導体基
板の間に誘電体層を介在させて貼り合わせて熱処理し、
接着する工程と、貼り合わせ基板の周辺部の未接着部分
を除去する工程と、非酸化ＣＶＤ膜を形成する工程と、
前記ＣＶＤ膜が形成された貼り合わせ半導体基板を裏面
から薄膜化する工程とを備えた構成の貼り合わせ基板の
製造方法である。
【００３６】このように、非酸化ＣＶＤ膜を形成する
と、第１の半導体基板と第２の半導体基板の間に介在さ
れた酸化膜等の誘電体層は、ＣＶＤ膜で覆われた状態と
なり、デバイス製造工程での発塵を防止することができ
る。
と、第１の半導体基板と第２の半導体基板の間に介在さ
れた酸化膜等の誘電体層は、ＣＶＤ膜で覆われた状態と
なり、デバイス製造工程での発塵を防止することができ
る。
【図１】本発明に係り、貼り合わせ基板の製造方法示す
工程図である。
工程図である。
【図２】本発明に係り、貼り合わせ基板の製造方法を示
す工程図である。
す工程図である。
【図３】従来例に係り、貼り合わせ基板の製造方法を示
す工程図である。
す工程図である。
【図４】従来例に係り、貼り合わせ基板の製造方法を示
す一の工程図である。
す一の工程図である。
１ 第１の半導体基板 １ａ 酸化膜（誘電体層） ２ 第２の半導体基板 ３ 貼り合わせ基板 ３Ａ 未接着部 ４ 貼り合わせ基板 ５ 第１の半導体基板 ５ａ 酸化膜（誘電体層） ６ 第２の半導体基板 ７ 貼り合わせ基板 ８ ＣＶＤ膜 ９ 貼り合わせ基板 １０ 第１の半導体基板 １０ａ 酸化膜 １１ 第２の半導体基板 １２ 貼り合わせ基板 １２Ａ 未接着部 １３ 貼り合わせ基板
Claims (2)
- 【請求項１】 第１の半導体基板と第２の半導体基板の
間に誘電体層を介在させて貼り合わせ接着される貼り合
わせ基板の製造方法において、 少なくとも第１の半導体基板及び第２の半導体基板の間
に誘電体層を介在させて貼り合わせて熱処理し、接着す
る工程と、 貼り合わせ基板の周辺部の未接着部分を除去する工程
と、 貼り合わされた第１の半導体基板を裏面から薄膜化する
工程と、 その後、前記誘電体層の周辺部のみ削除し、削除された
周辺部位において第１及び第２の半導体基板を貼着させ
ることにより誘電体層を内在させる工程とを備えたこと
を特徴とする貼り合わせ基板の製造方法。 - 【請求項２】 第１の半導体基板と第２の半導体基板の
間に誘電体層を介在させて貼り合わせ接着される貼り合
わせ基板の製造方法において、 少なくとも第１の半導体基板及び第２の半導体基板の間
に誘電体層を介在させて貼り合わせて熱処理し、接着す
る工程と、 貼り合わせ基板の周辺部の未接着部分を除去する工程
と、 非酸化ＣＶＤ膜を形成する工程と、 前記ＣＶＤ膜が形成された貼り合わせ半導体基板を裏面
から薄膜化する工程とを備えたことを特徴とする貼り合
わせ基板の製造方法。
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|---|---|---|---|
| JP32828697A JP3846657B2 (ja) | 1997-11-28 | 1997-11-28 | 貼り合わせ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32828697A JP3846657B2 (ja) | 1997-11-28 | 1997-11-28 | 貼り合わせ基板およびその製造方法 |
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| Publication Number | Publication Date |
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| JPH11163307A true JPH11163307A (ja) | 1999-06-18 |
| JP3846657B2 JP3846657B2 (ja) | 2006-11-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32828697A Expired - Fee Related JP3846657B2 (ja) | 1997-11-28 | 1997-11-28 | 貼り合わせ基板およびその製造方法 |
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|---|---|
| JP (1) | JP3846657B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079109A (ja) * | 2003-08-29 | 2005-03-24 | Sumitomo Mitsubishi Silicon Corp | 貼合せｓｏｉウェーハの製造方法及び該方法により製造された貼合せｓｏｉウェーハ |
| JP2006165262A (ja) * | 2004-12-07 | 2006-06-22 | Shin Etsu Handotai Co Ltd | Ｓｏｉ層の拡がり抵抗測定方法、ｓｏｉチップおよびｓｏｉ基板 |
| JP2006519504A (ja) * | 2003-03-04 | 2006-08-24 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 多層ウェハのリングの予防処理方法 |
| JP2013522896A (ja) * | 2010-03-18 | 2013-06-13 | ソイテック | セミコンダクタオンインシュレータ型の基板の仕上げ処理方法 |
-
1997
- 1997-11-28 JP JP32828697A patent/JP3846657B2/ja not_active Expired - Fee Related
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| JP4855245B2 (ja) * | 2003-03-04 | 2012-01-18 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 多層ウェハのリングの予防処理方法 |
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| JP4581349B2 (ja) * | 2003-08-29 | 2010-11-17 | 株式会社Ｓｕｍｃｏ | 貼合せｓｏｉウェーハの製造方法 |
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