JPH0613456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0613456A JPH0613456A JP28113492A JP28113492A JPH0613456A JP H0613456 A JPH0613456 A JP H0613456A JP 28113492 A JP28113492 A JP 28113492A JP 28113492 A JP28113492 A JP 28113492A JP H0613456 A JPH0613456 A JP H0613456A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- insulating film
- semiconductor single
- substrates
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【構成】 表面が鏡面研磨され、少なくとも一方の接合
すべき面が絶縁膜で覆われた二枚の半導体単結晶基板を
洗浄な雰囲気下で密着させ、実質的に外力による圧力を
加えることなく２００℃以上であって前記絶縁膜が溶融
しない範囲の温度で熱処理して接合する工程と、接合さ
れた半導体単結晶基板の少なくとも一方に能動素子を形
成する工程と、形成された素子の分離領域の半導体単結
晶を接合部に介在する前記絶縁膜に達する深さまで除去
する工程と、この工程で露出した半導体単結晶表面に絶
縁膜を形成する工程とを備えたことを特徴とする半導体
装置の製造方法である。 【効果】 簡便な工程で、素子分離を行なった半導体装
置を得ることができる。
すべき面が絶縁膜で覆われた二枚の半導体単結晶基板を
洗浄な雰囲気下で密着させ、実質的に外力による圧力を
加えることなく２００℃以上であって前記絶縁膜が溶融
しない範囲の温度で熱処理して接合する工程と、接合さ
れた半導体単結晶基板の少なくとも一方に能動素子を形
成する工程と、形成された素子の分離領域の半導体単結
晶を接合部に介在する前記絶縁膜に達する深さまで除去
する工程と、この工程で露出した半導体単結晶表面に絶
縁膜を形成する工程とを備えたことを特徴とする半導体
装置の製造方法である。 【効果】 簡便な工程で、素子分離を行なった半導体装
置を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に誘電体を用いた素子分離法に関する。
係り、特に誘電体を用いた素子分離法に関する。
【０００２】
【従来の技術】ＩＣやＬＳＩなどで、各素子間の分離を
絶縁体で行なう、いわゆる誘電体分離法は、ｐｎ接合分
離に比べて、（１）もれ電流を極めて小さくすることが
できる、（２）耐圧を大きくすることができる、（３）
電圧印加の方向に気を配る必要がない、等の利点を有す
る。
絶縁体で行なう、いわゆる誘電体分離法は、ｐｎ接合分
離に比べて、（１）もれ電流を極めて小さくすることが
できる、（２）耐圧を大きくすることができる、（３）
電圧印加の方向に気を配る必要がない、等の利点を有す
る。
【０００３】理想的な誘電体分離は、各素子を電極接続
部を除いて絶縁体で完全に包み込むことで達成される。
このような素子は例えば、サファイア上にシリコンをエ
ピタキシャル成長させたＳＯＳ基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができな
い、などの理由で、作製できる素子の種類に制限があ
る。
部を除いて絶縁体で完全に包み込むことで達成される。
このような素子は例えば、サファイア上にシリコンをエ
ピタキシャル成長させたＳＯＳ基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができな
い、などの理由で、作製できる素子の種類に制限があ
る。
【０００４】サファイアのような絶縁体基板を用いない
誘電体分離法も、これまで数多く提案されている。その
一例を図４で説明する。まず図４（ａ）に示すように、
シリコン単結晶基板４１の上にエピタキシャル法により
形成したシリコン単結晶層４２（４２1 ，４２2 ）に所
望の拡散層４３（４３1 ，４３2 ）を形成した素子を作
製し、更にメサエッチングにより各素子間を分離して全
面をＳｉＯ2 等の絶縁膜４４で覆う。この後図４（ｂ）
に示すように、これら素子の上部に多結晶シリコン支持
体層４５を堆積し、次いで図４（ｃ）に示すようにシリ
コン基板４１を研磨やエッチング等により各素子が完全
に分離されるまで削り落してその表面を絶縁膜４６で覆
う。この後図４（ｄ）に示すように、絶縁膜４６側に再
度多結晶シリコン支持体層４７を堆積する。そして図４
（ｅ）に示すように、支持体層４５をエッチング除去し
て誘電体分離された素子を得る。
誘電体分離法も、これまで数多く提案されている。その
一例を図４で説明する。まず図４（ａ）に示すように、
シリコン単結晶基板４１の上にエピタキシャル法により
形成したシリコン単結晶層４２（４２1 ，４２2 ）に所
望の拡散層４３（４３1 ，４３2 ）を形成した素子を作
製し、更にメサエッチングにより各素子間を分離して全
面をＳｉＯ2 等の絶縁膜４４で覆う。この後図４（ｂ）
に示すように、これら素子の上部に多結晶シリコン支持
体層４５を堆積し、次いで図４（ｃ）に示すようにシリ
コン基板４１を研磨やエッチング等により各素子が完全
に分離されるまで削り落してその表面を絶縁膜４６で覆
う。この後図４（ｄ）に示すように、絶縁膜４６側に再
度多結晶シリコン支持体層４７を堆積する。そして図４
（ｅ）に示すように、支持体層４５をエッチング除去し
て誘電体分離された素子を得る。
【０００５】この様な従来の方法での最大の問題は、支
持体層の形成が必須である点にある。支持体層の堆積や
除去等の余分な工程が必要なだけでなく、例えば良く使
われる多結晶シリコンの場合でも、堆積速度が遅いため
に、研磨等の工程に耐え得る充分な厚さを得るために非
常に長い時間を要する。支持体層の堆積工程を省略する
目的で、例えば図４（ｃ）の工程で素子分離を終了し、
素子の裏面から配線を取り出すことも提案されている。
しかしこの方法は、配線構造が複雑になり種々の制約条
件が新たに加わる。また支持体としてシリコン基板等を
酸化物やガラスなどの接着層を介して張付ける方法も提
案されてるが（特開昭５３−３０２８３号公報，特開昭
４８−１０００８１号公報，特開昭５１−２１７９３号
公報，特開昭５３−１２８２８５号公報，特開昭５３−
３０２８４号公報など）、この方法では、１３００℃を
超える温度が必要であったり１０kg／cm2 以上の高い圧
力が必要であった。この様な条件では、クリープなどに
より基板に変形を生じたり、素子領域に形成された拡散
層の不純物分布が変化する等の不都合が生じる。また特
公昭３９−１７８６９号公報，特公昭５０−１３１５５
号公報に記載されている様に接合面間に酸化膜を成長さ
せながら接着を行う方法もあるが、基板全体の均一的な
接合を考えると、大面積にわたって均一良好な接合が得
にくいものである。更に外力による圧力を印加して熱圧
着する方法もあるが（特開昭５１−１５０２８２号公
報，特公昭４９−４５１９５号公報，特公昭４８−４０
３７２号公報など）、圧力印加は前述のごとく好ましく
ない。
持体層の形成が必須である点にある。支持体層の堆積や
除去等の余分な工程が必要なだけでなく、例えば良く使
われる多結晶シリコンの場合でも、堆積速度が遅いため
に、研磨等の工程に耐え得る充分な厚さを得るために非
常に長い時間を要する。支持体層の堆積工程を省略する
目的で、例えば図４（ｃ）の工程で素子分離を終了し、
素子の裏面から配線を取り出すことも提案されている。
しかしこの方法は、配線構造が複雑になり種々の制約条
件が新たに加わる。また支持体としてシリコン基板等を
酸化物やガラスなどの接着層を介して張付ける方法も提
案されてるが（特開昭５３−３０２８３号公報，特開昭
４８−１０００８１号公報，特開昭５１−２１７９３号
公報，特開昭５３−１２８２８５号公報，特開昭５３−
３０２８４号公報など）、この方法では、１３００℃を
超える温度が必要であったり１０kg／cm2 以上の高い圧
力が必要であった。この様な条件では、クリープなどに
より基板に変形を生じたり、素子領域に形成された拡散
層の不純物分布が変化する等の不都合が生じる。また特
公昭３９−１７８６９号公報，特公昭５０−１３１５５
号公報に記載されている様に接合面間に酸化膜を成長さ
せながら接着を行う方法もあるが、基板全体の均一的な
接合を考えると、大面積にわたって均一良好な接合が得
にくいものである。更に外力による圧力を印加して熱圧
着する方法もあるが（特開昭５１−１５０２８２号公
報，特公昭４９−４５１９５号公報，特公昭４８−４０
３７２号公報など）、圧力印加は前述のごとく好ましく
ない。
【０００６】
【発明が解決しようとする課題】本発明は、上記した点
に鑑みなされたもので、簡便な工程で信頼性の高い誘電
体分離を可能とした半導体装置の製造方法を提供するこ
とを目的とする。
に鑑みなされたもので、簡便な工程で信頼性の高い誘電
体分離を可能とした半導体装置の製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段及び作用】本発明は、二枚
の半導体単結晶基板の表面が充分平滑に鏡面研磨されて
いる時、その研磨面同士を充分に清浄な雰囲気下で直接
密着させることにより強固な基板接合体が得られるとい
う知見に基き、この技術を誘電体分離に適用する。即ち
本発明の骨子は、少なくとも一方の接合すべき面が酸化
膜などの絶縁膜で覆われた二枚の半導体単結晶基板を清
浄な雰囲気下で密着させ２００℃以上であって絶縁膜が
溶融しない範囲の温度で実質的に酸化膜などを接合面に
成長せしめることなく熱処理して接合し、接合された半
導体単結晶基板の少なくとも一方に能動素子を形成し、
形成された素子の分離領域の半導体単結晶を接合部の絶
縁膜に達する深さまで除去し、更にこの除去により露出
した半導体単結晶に酸化膜などの絶縁膜を形成すること
で素子分離を行なう。
の半導体単結晶基板の表面が充分平滑に鏡面研磨されて
いる時、その研磨面同士を充分に清浄な雰囲気下で直接
密着させることにより強固な基板接合体が得られるとい
う知見に基き、この技術を誘電体分離に適用する。即ち
本発明の骨子は、少なくとも一方の接合すべき面が酸化
膜などの絶縁膜で覆われた二枚の半導体単結晶基板を清
浄な雰囲気下で密着させ２００℃以上であって絶縁膜が
溶融しない範囲の温度で実質的に酸化膜などを接合面に
成長せしめることなく熱処理して接合し、接合された半
導体単結晶基板の少なくとも一方に能動素子を形成し、
形成された素子の分離領域の半導体単結晶を接合部の絶
縁膜に達する深さまで除去し、更にこの除去により露出
した半導体単結晶に酸化膜などの絶縁膜を形成すること
で素子分離を行なう。
【０００８】本発明によれば、多結晶シリコンなどの支
持体層を堆積したり除去したりする工程用いることな
く、極めて簡便に素子分離を行なった半導体装置を得る
ことができる。しかも基板の接合の高温，高圧を必要と
せず、素子の信頼性を損うこともない。
持体層を堆積したり除去したりする工程用いることな
く、極めて簡便に素子分離を行なった半導体装置を得る
ことができる。しかも基板の接合の高温，高圧を必要と
せず、素子の信頼性を損うこともない。
【０００９】また接合する基板の厚みに制限はないか
ら、素子の耐圧や電力等に応じて基板厚みを選択するこ
とができ、自由度の高い素子設計が可能となる。
ら、素子の耐圧や電力等に応じて基板厚みを選択するこ
とができ、自由度の高い素子設計が可能となる。
【００１０】また本発明は、鏡面研磨された二枚の基板
の表面を清浄な雰囲気下で密着させるだけで自力的に接
着が行われることを基本としており、外縁部でわずかに
酸化膜が成長し得るが、接合面全体では実質的に酸化膜
が成長することはない。
の表面を清浄な雰囲気下で密着させるだけで自力的に接
着が行われることを基本としており、外縁部でわずかに
酸化膜が成長し得るが、接合面全体では実質的に酸化膜
が成長することはない。
【００１１】本発明の接合メカニズムは鏡面研磨された
洗浄処理等が施された基板表面にはＯＨ基が存在してお
り、これらの基板を接触させるとＯＨ基同士が結合し基
板がまず自力的に密着され、そして、熱処理により脱水
縮合反応が起こり、水素結合したＯＨ基からＨ2 Ｏが抜
けＳｉ−Ｏ−Ｓｉ結合となり、接着がより強固なものと
なると考えられる。
洗浄処理等が施された基板表面にはＯＨ基が存在してお
り、これらの基板を接触させるとＯＨ基同士が結合し基
板がまず自力的に密着され、そして、熱処理により脱水
縮合反応が起こり、水素結合したＯＨ基からＨ2 Ｏが抜
けＳｉ−Ｏ−Ｓｉ結合となり、接着がより強固なものと
なると考えられる。
【００１２】この様に酸化膜を成長させて接着を行うと
いう技術とは基本的に異なっており、結果として基板全
体にわたって良好かつ均一な接着が実現できる。従って
素子分離を行っても島ごとでの接着状態が異なることに
より特性のバラツキなどがなく、信頼性の高い半導体装
置を得ることができる。
いう技術とは基本的に異なっており、結果として基板全
体にわたって良好かつ均一な接着が実現できる。従って
素子分離を行っても島ごとでの接着状態が異なることに
より特性のバラツキなどがなく、信頼性の高い半導体装
置を得ることができる。
【００１３】
【実施例】以下に本発明の実施例を説明する。
【００１４】図１（ａ）に示すように、第１のシリコン
単結晶基板１１と第２のシリコン単結晶基板１２を用意
する。この例では、第２のシリコン基板１２の表面に、
例えば熱酸化による酸化膜等の絶縁膜１３が形成されて
いる。これらの基板の相対向する面は鏡面研磨されてい
る。これらの基板１１，１２を図１（ｂ）に示すように
密着させ２００℃以上の温度で熱処理して接合させる。
室温で密着させるだけでもかなりの接合強度が得られる
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
単結晶基板１１と第２のシリコン単結晶基板１２を用意
する。この例では、第２のシリコン基板１２の表面に、
例えば熱酸化による酸化膜等の絶縁膜１３が形成されて
いる。これらの基板の相対向する面は鏡面研磨されてい
る。これらの基板１１，１２を図１（ｂ）に示すように
密着させ２００℃以上の温度で熱処理して接合させる。
室温で密着させるだけでもかなりの接合強度が得られる
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
【００１５】このように形成された基板接合体のうち、
本実施例では基板１２に素子を形成する。そのために図
１（ｃ）に示すように、基板１２を必要な厚さになるま
で研磨，エッチング等により削り取る。素子によっては
この工程は不要である。この後図１（ｄ）に示すよう
に、必要な拡散層１４（１４1 ，１４2 ）を形成し、素
子分離領域を絶縁膜１３に達する深さまでメサエッチン
グして、各素子領域を島状に分離する。そして素子形成
された基板全面にＳｉＯ2 やＳｉ3 Ｎ4 等の絶縁膜１５
を形成して、各素子が完全に誘電体で包まれて分離され
た状態を得る。この後は図示しないが必要な配線を施し
て所望の半導体装置が完成する。
本実施例では基板１２に素子を形成する。そのために図
１（ｃ）に示すように、基板１２を必要な厚さになるま
で研磨，エッチング等により削り取る。素子によっては
この工程は不要である。この後図１（ｄ）に示すよう
に、必要な拡散層１４（１４1 ，１４2 ）を形成し、素
子分離領域を絶縁膜１３に達する深さまでメサエッチン
グして、各素子領域を島状に分離する。そして素子形成
された基板全面にＳｉＯ2 やＳｉ3 Ｎ4 等の絶縁膜１５
を形成して、各素子が完全に誘電体で包まれて分離され
た状態を得る。この後は図示しないが必要な配線を施し
て所望の半導体装置が完成する。
【００１６】以上のようにして本実施例によれば、信頼
性の高い誘電体分離構造の半導体装置を簡単に作ること
ができる。
性の高い誘電体分離構造の半導体装置を簡単に作ること
ができる。
【００１７】本発明の最大の特徴は、半導体単結晶基板
を直接接合する点にある。この接合の機構は未だ明らか
でないが、２００℃程度の熱処理で接合強度が極めて大
きくなっていることから、基板表面に形成される薄い親
水性の自然酸化膜が接合に関与していると考えられる。
例えば石英ガラスなどの表面にこの様な層が形成されて
いることは良く知られているし、またシリコン基板も空
気中で速やかに自然酸化膜で覆われることは知られてい
る。
を直接接合する点にある。この接合の機構は未だ明らか
でないが、２００℃程度の熱処理で接合強度が極めて大
きくなっていることから、基板表面に形成される薄い親
水性の自然酸化膜が接合に関与していると考えられる。
例えば石英ガラスなどの表面にこの様な層が形成されて
いることは良く知られているし、またシリコン基板も空
気中で速やかに自然酸化膜で覆われることは知られてい
る。
【００１８】本発明に於ける基板接合状態を知るため、
図２に示すような評価素子を形成して実験を行なった。
図２において、２１，２２はいずれも厚み２mm，直径１
０mmのシリコン単結晶基板であり、基板２１は中央部に
貫通孔が形成され、基板２２は中央部に残りの厚みが２
００μｍ程度となるように凹部が形成されている。こ様
な基板の一方に１μｍの酸化膜２３が形成された状態
で、実施例と同様にして基板同士を直接接合して評価素
子とした。そして図の矢印で示す方向に油圧Ｐを加えて
素子を破壊させ、素子の接合時の熱処理温度と破壊強度
の関係を調べた。図４はその結果である。２００℃以下
では破壊圧は５kg／cm2 未満で接合部が剥がれるのに対
し、２００℃以上では強度が急激に増大し、しかもその
破壊は結晶自体の破壊であった。
図２に示すような評価素子を形成して実験を行なった。
図２において、２１，２２はいずれも厚み２mm，直径１
０mmのシリコン単結晶基板であり、基板２１は中央部に
貫通孔が形成され、基板２２は中央部に残りの厚みが２
００μｍ程度となるように凹部が形成されている。こ様
な基板の一方に１μｍの酸化膜２３が形成された状態
で、実施例と同様にして基板同士を直接接合して評価素
子とした。そして図の矢印で示す方向に油圧Ｐを加えて
素子を破壊させ、素子の接合時の熱処理温度と破壊強度
の関係を調べた。図４はその結果である。２００℃以下
では破壊圧は５kg／cm2 未満で接合部が剥がれるのに対
し、２００℃以上では強度が急激に増大し、しかもその
破壊は結晶自体の破壊であった。
【００１９】本発明は上記実施例に限られず、種々の変
形が可能である。例えば、能動素子の拡散層の一部また
は全部を基板接合の前に形成してもよい。特に基板接合
の際の熱処理温度を１０００℃程度以下に抑えれば、予
め拡散層を形成しておいてもその後の特性変動の小さい
ものとすることができる。また配線工程を容易にするた
め、図１（ｅ）の後、素子間の溝を絶縁体で埋めたり、
異方性エッチングを用いてメサ溝の形状を最適化するこ
とも可能である。更に二枚の基板の接合すべき面に両方
に絶縁膜を形成しておいてもよいし、接合した基板の両
方に素子を形成してもよい。例えば、２枚の単結晶シリ
コン基板を用意し、これらの基板の接合すべき表面に熱
酸化膜等の絶縁膜をそれぞれ形成した後に密着させ、２
００℃以上の温度で熱処理して接合させる。このように
しても、十分に高い接合強度が得られる。
形が可能である。例えば、能動素子の拡散層の一部また
は全部を基板接合の前に形成してもよい。特に基板接合
の際の熱処理温度を１０００℃程度以下に抑えれば、予
め拡散層を形成しておいてもその後の特性変動の小さい
ものとすることができる。また配線工程を容易にするた
め、図１（ｅ）の後、素子間の溝を絶縁体で埋めたり、
異方性エッチングを用いてメサ溝の形状を最適化するこ
とも可能である。更に二枚の基板の接合すべき面に両方
に絶縁膜を形成しておいてもよいし、接合した基板の両
方に素子を形成してもよい。例えば、２枚の単結晶シリ
コン基板を用意し、これらの基板の接合すべき表面に熱
酸化膜等の絶縁膜をそれぞれ形成した後に密着させ、２
００℃以上の温度で熱処理して接合させる。このように
しても、十分に高い接合強度が得られる。
【００２０】
【発明の効果】本発明によれば、多結晶シリコンなどの
支持体層を堆積したり除去したりする工程用いることな
く、極めて簡便に素子分離を行なった半導体装置を得る
ことができる。しかも基板の接合の高温，高圧を必要と
せず、素子の信頼性を損うこともない。
支持体層を堆積したり除去したりする工程用いることな
く、極めて簡便に素子分離を行なった半導体装置を得る
ことができる。しかも基板の接合の高温，高圧を必要と
せず、素子の信頼性を損うこともない。
【図１】 本発明の工程図
【図２】 本発明を評価するための評価素子の概略図
【図３】 図２の素子を用いた結果を示す特性図
【図４】 従来の工程図
１１…第１のシリコン単結晶基板 １２…第２のシリコン単結晶基板 １３…絶縁膜 １４1 ，2 …拡散層 １５…絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大和田 義明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】表面が鏡面研磨され、少なくとも一方の接
合すべき面が絶縁膜で覆われた二枚の半導体単結晶基板
を清浄な雰囲気下で密着させ、実質的に外力による圧力
を加えることなく２００℃以上であって前記絶縁膜が溶
融しない範囲の温度で熱処理して接合する工程と、接合
された半導体単結晶基板の少なくとも一方に能動素子を
形成する工程と、形成された素子の分離領域の半導体単
結晶を接合部に介在する前記絶縁膜に達する深さまで除
去する工程と、この工程で露出した半導体単結晶表面に
絶縁膜を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28113492A JPH0682753B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28113492A JPH0682753B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12617684A Division JPS615544A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613456A true JPH0613456A (ja) | 1994-01-21 |
| JPH0682753B2 JPH0682753B2 (ja) | 1994-10-19 |
Family
ID=17634843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28113492A Expired - Lifetime JPH0682753B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682753B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4423067A1 (de) * | 1994-07-01 | 1996-01-04 | Daimler Benz Ag | Verfahren zum Herstellen eines isolierten Halbleitersubstrats |
| JP2017112383A (ja) * | 2003-02-07 | 2017-06-22 | ジプトロニクス・インコーポレイテッド | 室温金属直接ボンディング |
| US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
| US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
| US11011418B2 (en) | 2005-08-11 | 2021-05-18 | Invensas Bonding Technologies, Inc. | 3D IC method and device |
| US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
| US11264345B2 (en) | 2015-08-25 | 2022-03-01 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
| US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
| US11728313B2 (en) | 2018-06-13 | 2023-08-15 | Adeia Semiconductor Bonding Technologies Inc. | Offset pads over TSV |
| US11804377B2 (en) | 2018-04-05 | 2023-10-31 | Adeia Semiconductor Bonding Technologies, Inc. | Method for preparing a surface for direct-bonding |
| US11929347B2 (en) | 2020-10-20 | 2024-03-12 | Adeia Semiconductor Technologies Llc | Mixed exposure for large die |
-
1992
- 1992-09-28 JP JP28113492A patent/JPH0682753B2/ja not_active Expired - Lifetime
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4423067A1 (de) * | 1994-07-01 | 1996-01-04 | Daimler Benz Ag | Verfahren zum Herstellen eines isolierten Halbleitersubstrats |
| JP2017112383A (ja) * | 2003-02-07 | 2017-06-22 | ジプトロニクス・インコーポレイテッド | 室温金属直接ボンディング |
| US10141218B2 (en) | 2003-02-07 | 2018-11-27 | Invensas Bonding Technologies, Inc. | Room temperature metal direct bonding |
| US11011418B2 (en) | 2005-08-11 | 2021-05-18 | Invensas Bonding Technologies, Inc. | 3D IC method and device |
| US11289372B2 (en) | 2005-08-11 | 2022-03-29 | Invensas Bonding Technologies, Inc. | 3D IC method and device |
| US11515202B2 (en) | 2005-08-11 | 2022-11-29 | Adeia Semiconductor Bonding Technologies Inc. | 3D IC method and device |
| US11830838B2 (en) | 2015-08-25 | 2023-11-28 | Adeia Semiconductor Bonding Technologies Inc. | Conductive barrier direct hybrid bonding |
| US11264345B2 (en) | 2015-08-25 | 2022-03-01 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
| US11552041B2 (en) | 2017-09-24 | 2023-01-10 | Adeia Semiconductor Bonding Technologies Inc. | Chemical mechanical polishing for hybrid bonding |
| US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
| US11804377B2 (en) | 2018-04-05 | 2023-10-31 | Adeia Semiconductor Bonding Technologies, Inc. | Method for preparing a surface for direct-bonding |
| US11728313B2 (en) | 2018-06-13 | 2023-08-15 | Adeia Semiconductor Bonding Technologies Inc. | Offset pads over TSV |
| US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
| US11749645B2 (en) | 2018-06-13 | 2023-09-05 | Adeia Semiconductor Bonding Technologies Inc. | TSV as pad |
| US11955445B2 (en) | 2018-06-13 | 2024-04-09 | Adeia Semiconductor Bonding Technologies Inc. | Metal pads over TSV |
| US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
| US11756880B2 (en) | 2018-10-22 | 2023-09-12 | Adeia Semiconductor Bonding Technologies Inc. | Interconnect structures |
| US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
| US11929347B2 (en) | 2020-10-20 | 2024-03-12 | Adeia Semiconductor Technologies Llc | Mixed exposure for large die |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682753B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| US6328796B1 (en) | Single-crystal material on non-single-crystalline substrate | |
| JP2608351B2 (ja) | 半導体部材及び半導体部材の製造方法 | |
| EP0706714B1 (en) | Soi substrate fabrication | |
| JP3237888B2 (ja) | 半導体基体及びその作製方法 | |
| JP3416163B2 (ja) | 半導体基板及びその作製方法 | |
| KR0145786B1 (ko) | 반도체기판 및 그 제조방법 | |
| US5340435A (en) | Bonded wafer and method of manufacturing it | |
| WO2000044966A1 (en) | Single-crystal material on non-single-crystalline substrate | |
| JPH03280538A (ja) | 半導体素子形成用基板の製造方法 | |
| JPH0613456A (ja) | 半導体装置の製造方法 | |
| JPH07263541A (ja) | 誘電体分離基板およびその製造方法 | |
| JPH0312775B2 (ja) | ||
| JPH0799295A (ja) | 半導体基体の作成方法及び半導体基体 | |
| JPH06275525A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP2699359B2 (ja) | 半導体基板の製造方法 | |
| JPH05275300A (ja) | 半導体ウェーハの貼合わせ方法 | |
| JPH01302740A (ja) | 誘電体分離半導体基板およびその製造方法 | |
| JPH0719837B2 (ja) | 半導体装置の製造方法 | |
| JPH03265153A (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JP3165735B2 (ja) | 半導体基板の製造方法 | |
| JP3488927B2 (ja) | 誘電体分離基板及びその製造方法 | |
| JPH05226464A (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JPH05304062A (ja) | 接合ウェーハ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |