JPS615544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS615544A JPS615544A JP12617684A JP12617684A JPS615544A JP S615544 A JPS615544 A JP S615544A JP 12617684 A JP12617684 A JP 12617684A JP 12617684 A JP12617684 A JP 12617684A JP S615544 A JPS615544 A JP S615544A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に誘電体を用
いた素子分離法に関する。
いた素子分離法に関する。
ＩＣやＬＳＩなどで、各素子間の分離を絶縁体で行なう
、いわゆる誘電体分離法は、ｐｎ接合分離に比べて、（
１）もれ電流を極めて小さくすることができる、（２）
耐圧を大きくすることができる、（３）電圧印加の方向
に気を配る必要がない、等の利点を有する。
、いわゆる誘電体分離法は、ｐｎ接合分離に比べて、（
１）もれ電流を極めて小さくすることができる、（２）
耐圧を大きくすることができる、（３）電圧印加の方向
に気を配る必要がない、等の利点を有する。
理想的な誘電体分離は、各素子を電極接続部を除いて絶
縁体で完全に包み込むことで達、成される。
縁体で完全に包み込むことで達、成される。
このような素子は例えば、サファイア上にシリコンをエ
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
サファイアのような絶縁体基板を用いない誘電体分離法
も、これまで数多く提案されている。その−例を第４図
で説明する。まず第４図（ａ）に示すように、シリコン
単結晶基板４１の上にエピタキシャル法により形成した
シリコン単結晶層４２ （４２１，４２２）に所望の拡
散層４３ （４３１、４３２）を形成した素子を作製し
、更にメサエツチングにより各素子間を分離して全面を
５ｉ０２等の絶縁膜４４で覆う。この後第４図（ｂ）に
示すように、これら素子の上部に多結晶シリコン支持体
層４５を堆積し、次いで第４図（Ｃ）に゛示すようにシ
リコン基板４１を研磨やエツチング等により各素子が完
全に分離されるまで削り落してその表面を絶縁膜４６で
覆う。この後第４図（ｄ）に示すように、絶縁膜４６側
に再度多結晶シリコン支持体層４７を堆積する。そして
第４図（ｅ）に示すように、支持体層４５をエツチング
除去して誘電体分離された素子を得る。
も、これまで数多く提案されている。その−例を第４図
で説明する。まず第４図（ａ）に示すように、シリコン
単結晶基板４１の上にエピタキシャル法により形成した
シリコン単結晶層４２ （４２１，４２２）に所望の拡
散層４３ （４３１、４３２）を形成した素子を作製し
、更にメサエツチングにより各素子間を分離して全面を
５ｉ０２等の絶縁膜４４で覆う。この後第４図（ｂ）に
示すように、これら素子の上部に多結晶シリコン支持体
層４５を堆積し、次いで第４図（Ｃ）に゛示すようにシ
リコン基板４１を研磨やエツチング等により各素子が完
全に分離されるまで削り落してその表面を絶縁膜４６で
覆う。この後第４図（ｄ）に示すように、絶縁膜４６側
に再度多結晶シリコン支持体層４７を堆積する。そして
第４図（ｅ）に示すように、支持体層４５をエツチング
除去して誘電体分離された素子を得る。
この様な従来の方法での最大の問題は、支持体層の形成
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例え′は良く使われる多結
晶シリコンの場合でも、堆積速度が遅いために、研磨等
の工程に耐え得る充分な厚さを得るために非常に長い時
間を要する。支持体層の堆積工程を省略する目的で、例
えば第４図（Ｃ）の工程で素子分離を終了し、素子の裏
面から配線を取り出すことも提案されている。しかしこ
の方法は、配線構造が複雑になり種々の制約条件が新た
に加わる。また支持体としてシリコン基板等を酸化物や
ガラスなどの接着層を介して張付ける方法も提案さ′れ
ているが、この方法では、１３００℃を超える温度と数
１０Ｋｙ／ａＡ以上の高い圧力が心頭であった。この様
な条件では、クリープなどにより基板に変形を生じたり
、素子領域に形成された拡散層の不純物分布が変化する
等の不都合が生じる。
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例え′は良く使われる多結
晶シリコンの場合でも、堆積速度が遅いために、研磨等
の工程に耐え得る充分な厚さを得るために非常に長い時
間を要する。支持体層の堆積工程を省略する目的で、例
えば第４図（Ｃ）の工程で素子分離を終了し、素子の裏
面から配線を取り出すことも提案されている。しかしこ
の方法は、配線構造が複雑になり種々の制約条件が新た
に加わる。また支持体としてシリコン基板等を酸化物や
ガラスなどの接着層を介して張付ける方法も提案さ′れ
ているが、この方法では、１３００℃を超える温度と数
１０Ｋｙ／ａＡ以上の高い圧力が心頭であった。この様
な条件では、クリープなどにより基板に変形を生じたり
、素子領域に形成された拡散層の不純物分布が変化する
等の不都合が生じる。
本発明１は、上記した点に鑑みなされたもので、簡便な
工程で信頼性の高い誘電体分離を可能とした半導体装置
の製造方法を提供することを目的とする。
工程で信頼性の高い誘電体分離を可能とした半導体装置
の製造方法を提供することを目的とする。
本発明は、二枚の半導体単結晶基板の表面が充分平滑に
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き・この技術を誘電体分離に
適用する・即ち本発 ｉ明の骨子は、少な（とも一
方の接合すべき面が絶縁膜で覆われた二枚の半導体単結
晶基板を清浄な雰囲気示で密着させ２００〜１３００℃
の温度で熱処理して接合し、接合された半１体単結晶基
板の少なくとも一芳に能動素子を形成し、形成された素
子の分離領域の半導体単結晶を接合部の絶縁膜に達する
深さまで除去して素子分離を行なう。
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き・この技術を誘電体分離に
適用する・即ち本発 ｉ明の骨子は、少な（とも一
方の接合すべき面が絶縁膜で覆われた二枚の半導体単結
晶基板を清浄な雰囲気示で密着させ２００〜１３００℃
の温度で熱処理して接合し、接合された半１体単結晶基
板の少なくとも一芳に能動素子を形成し、形成された素
子の分離領域の半導体単結晶を接合部の絶縁膜に達する
深さまで除去して素子分離を行なう。
本発明によれば、多結晶シリコンなどの支持体層を堆積
したり除去したりする工程用いることな□ く、極めて
簡便に素子分離を行なった半導体装置を得ることができ
る。しかも基板の接合に高温。
したり除去したりする工程用いることな□ く、極めて
簡便に素子分離を行なった半導体装置を得ることができ
る。しかも基板の接合に高温。
高圧を・必要とせず、素子の信頼性を損うこともない。
また接合する基板の厚みに制限はないから、素子の耐圧
や電力等に応じて一板厚みを選□択することができ、自
由度の高い素子設計が可能となる。
や電力等に応じて一板厚みを選□択することができ、自
由度の高い素子設計が可能となる。
以下本発明゛の実施例を第１図を参照して説明する。第
１図（ａ）に余すように、第１のシリコン単結晶基板１
１と第２のシリコン単結晶基板１２を用意する。この例
では、第２のシリコン基板１２の表面に酸化膜等の絶縁
膜１３が形成されている。これらの基板の相対向する面
は鏡面研磨されている。これらの基板１１．１２を第１
図（ｂ）に示すように密着させ２００℃以上の温度で熱
処理して接合させる。室温で密着させるだけでもかなり
の接合強度が得られるが、２００℃以上で熱処理するこ
とにより、接合強度が著しく改善される。但し熱処理温
度の上限は、クリープなどを生じないように１３００℃
とすることが必要である。
１図（ａ）に余すように、第１のシリコン単結晶基板１
１と第２のシリコン単結晶基板１２を用意する。この例
では、第２のシリコン基板１２の表面に酸化膜等の絶縁
膜１３が形成されている。これらの基板の相対向する面
は鏡面研磨されている。これらの基板１１．１２を第１
図（ｂ）に示すように密着させ２００℃以上の温度で熱
処理して接合させる。室温で密着させるだけでもかなり
の接合強度が得られるが、２００℃以上で熱処理するこ
とにより、接合強度が著しく改善される。但し熱処理温
度の上限は、クリープなどを生じないように１３００℃
とすることが必要である。
このように形成された基板接合体のうち、本実施例では
基板１２に素子を形成する。そのために第１図（Ｃ）に
示すように、基板１２を必要な厚さになるまで研磨、エ
ラチンθ等により削り取る。
基板１２に素子を形成する。そのために第１図（Ｃ）に
示すように、基板１２を必要な厚さになるまで研磨、エ
ラチンθ等により削り取る。
素子によってはこの工程は不要である。この後第１図（
ｄ）に示すように、必要な拡散層１４．（１４１，１４
２）を形成し、素子分離領域を絶縁膜１３に達する深さ
濠でメサエッチングして、各素子領域を島状に分離する
。そして素子形成された基板全面にＳｉＯ２や５ｉａＮ
４等の絶縁ｊｌ１５を形成して、各素子が完全に誘電体
で包ま・れて分離された状態を得る。この後は図示しな
いが必要な配線を施して所望の半導体装置が完成する。
ｄ）に示すように、必要な拡散層１４．（１４１，１４
２）を形成し、素子分離領域を絶縁膜１３に達する深さ
濠でメサエッチングして、各素子領域を島状に分離する
。そして素子形成された基板全面にＳｉＯ２や５ｉａＮ
４等の絶縁ｊｌ１５を形成して、各素子が完全に誘電体
で包ま・れて分離された状態を得る。この後は図示しな
いが必要な配線を施して所望の半導体装置が完成する。
以上のようにして本実施例によれば、信頼性の高い誘電
体分離構造の半導体装置を簡単に作ることができる。
体分離構造の半導体装置を簡単に作ることができる。
本発明の最大の特徴は、半導体単結晶基板を直′接接合
する点にある。この接合の機構は未だ明らかでないが、
２００℃程度の熱処理で接合強度が極めて大きくなって
いることから、基板表面に形成される薄い親水性の自然
酸化膜が接合に関与していると考えられる。例えば石英
ガラスなどの表面にこの様な層が゛形成されていること
は良く知られているし、またシリコン基板も空気中で速
やかに自然酸化膜で覆われることは知られている。
する点にある。この接合の機構は未だ明らかでないが、
２００℃程度の熱処理で接合強度が極めて大きくなって
いることから、基板表面に形成される薄い親水性の自然
酸化膜が接合に関与していると考えられる。例えば石英
ガラスなどの表面にこの様な層が゛形成されていること
は良く知られているし、またシリコン基板も空気中で速
やかに自然酸化膜で覆われることは知られている。
本発明に於ける基板接合状態を知るため、第２図に示す
ような評価素子を形成して実験を行なった。第２図にお
いて、２１．２２はいずれも厚み２ ｍ 、直径１０ｍ
＋のシリコン単結晶基板であり、基板２１は中央部に、
貫通孔が形成され、基板２２は中央部に残りの厚みが２
００μ卯程度となるように凹部が形成されている。この
様な基板の一方に１μｍの酸化ｌ！２３が形成された状
態で、実施例と同様にして基板同士を直接接合して評価
素子とした。そして図の矢印で示す方向に油圧Ｐを加え
て素子を破壊させ、素子の接合時の熱処理温度と破壊強
度の関係を調べた。第４図はその結果である。２００℃
以下では破壊圧は５ Ｋｇ ／ ｃｄ未満で接合部が剥
がれるのに対し、２００℃以上では強度が急激に増大し
、しかもその破壊は結晶自体の破壊であった。
ような評価素子を形成して実験を行なった。第２図にお
いて、２１．２２はいずれも厚み２ ｍ 、直径１０ｍ
＋のシリコン単結晶基板であり、基板２１は中央部に、
貫通孔が形成され、基板２２は中央部に残りの厚みが２
００μ卯程度となるように凹部が形成されている。この
様な基板の一方に１μｍの酸化ｌ！２３が形成された状
態で、実施例と同様にして基板同士を直接接合して評価
素子とした。そして図の矢印で示す方向に油圧Ｐを加え
て素子を破壊させ、素子の接合時の熱処理温度と破壊強
度の関係を調べた。第４図はその結果である。２００℃
以下では破壊圧は５ Ｋｇ ／ ｃｄ未満で接合部が剥
がれるのに対し、２００℃以上では強度が急激に増大し
、しかもその破壊は結晶自体の破壊であった。
本発明は上記実施例に限られず、種々の変形が可能であ
る。例えば、能動素子の拡散層の一部または全部を基板
接合の前に形成してもよい。特に基板接合の際の熱処理
温度を１０００℃程度以下に抑えれば、予め拡散層を形
成しておいてもその後の特性変動を小さいものとするこ
とができる。
る。例えば、能動素子の拡散層の一部または全部を基板
接合の前に形成してもよい。特に基板接合の際の熱処理
温度を１０００℃程度以下に抑えれば、予め拡散層を形
成しておいてもその後の特性変動を小さいものとするこ
とができる。
また配線工程を容易にするため、第１図（ｅ）の後、素
子間の溝を絶縁体で埋めたり、異方性エラ
′チングを用いてメサ溝の形状を最適化することも可能
である。更に二枚の基板の接合すべき面に両方に絶縁膜
を形成しておいてもよいし、接合した基板の両方に素子
を形成してもよい。
子間の溝を絶縁体で埋めたり、異方性エラ
′チングを用いてメサ溝の形状を最適化することも可能
である。更に二枚の基板の接合すべき面に両方に絶縁膜
を形成しておいてもよいし、接合した基板の両方に素子
を形成してもよい。
第１図（ａ）〜（１１３）は本発明の一実施例の素子製
造工程を示す図、第２図は基板接合の状態を調べるため
の評価素子を示す図、第３図はこの評価素子を用いた実
験結果を示す図、第４図（ａ）〜（ｅ）は従来の誘電体
分離法による素子製造工程を示す図である。 出願人代理人 弁理士 鈴江武彦 。 第１図 第１図 第２図 第３図 熱２々２理渠浸じＣ） 第４ 図 第４図
造工程を示す図、第２図は基板接合の状態を調べるため
の評価素子を示す図、第３図はこの評価素子を用いた実
験結果を示す図、第４図（ａ）〜（ｅ）は従来の誘電体
分離法による素子製造工程を示す図である。 出願人代理人 弁理士 鈴江武彦 。 第１図 第１図 第２図 第３図 熱２々２理渠浸じＣ） 第４ 図 第４図
Claims (1)
- 少なくとも一方の接合すべき面が絶縁膜で覆われた二枚
の半導体単結晶基板を清浄な雰囲気下で密着させ２００
〜１３００℃の温度で熱処理して接合する工程と、接合
された半導体単結晶基板の少なくとも一方に能動素子を
形成する工程と、形成された素子の分離領域の半導体単
結晶を接合部に介在する前記絶縁膜に達する深さまで除
去する工程とを備えたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12617684A JPS615544A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12617684A JPS615544A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28113492A Division JPH0682753B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615544A true JPS615544A (ja) | 1986-01-11 |
| JPH0312775B2 JPH0312775B2 (ja) | 1991-02-21 |
Family
ID=14928560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12617684A Granted JPS615544A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615544A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229855A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62260357A (ja) * | 1986-05-07 | 1987-11-12 | Seiko Epson Corp | Ｓｏｉ基板及びその製造方法 |
| JPS6337652A (ja) * | 1986-07-31 | 1988-02-18 | Sumitomo Metal Mining Co Ltd | 半導体デバイス用基板の接着方法 |
| JPS63126243A (ja) * | 1986-11-17 | 1988-05-30 | Toshiba Corp | 集積回路素子及びその製造方法 |
| JPS63157475A (ja) * | 1986-12-20 | 1988-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63186936A (ja) * | 1987-01-30 | 1988-08-02 | Japan Electronic Control Syst Co Ltd | 内燃機関の電子制御燃料噴射装置 |
| JPS63237408A (ja) * | 1987-03-26 | 1988-10-03 | Sumitomo Metal Mining Co Ltd | 半導体デバイス用基板 |
| JPH01259539A (ja) * | 1988-04-11 | 1989-10-17 | Fujitsu Ltd | Ｓｏｉ基板及びその製造方法 |
| JPH03250617A (ja) * | 1990-02-28 | 1991-11-08 | Shin Etsu Handotai Co Ltd | 接合ウエーハの製造方法 |
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| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5576241A (en) * | 1994-05-31 | 1996-11-19 | Fuji Electric Co., Ltd. | Method of separating semiconductor wafer with dielectrics |
| US5607875A (en) * | 1994-05-31 | 1997-03-04 | Fuji Electric Co., Ltd. | Method of separating a semiconductor wafer with dielectrics |
| JP2002331431A (ja) * | 2001-05-08 | 2002-11-19 | Pascal Corp | ワークパレット |
-
1984
- 1984-06-19 JP JP12617684A patent/JPS615544A/ja active Granted
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754826B2 (ja) * | 1986-03-31 | 1995-06-07 | 株式会社東芝 | 半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312775B2 (ja) | 1991-02-21 |
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