JPS61182240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61182240A JPS61182240A JP2187185A JP2187185A JPS61182240A JP S61182240 A JPS61182240 A JP S61182240A JP 2187185 A JP2187185 A JP 2187185A JP 2187185 A JP2187185 A JP 2187185A JP S61182240 A JPS61182240 A JP S61182240A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に誘電体を
用いて素子分離を行う半導体装置の製造方法に関する。
用いて素子分離を行う半導体装置の製造方法に関する。
従来ＩＣやＬＳＩなどで各素子間の分離を絶縁体で行な
ういわゆる誘電体分離法は、ｐｎ岬合分離ζこ比べて（
１）もれ電流を極めて小さくすることができる、（２）
耐圧を大きくすることができる、（３）電圧印加の方向
に気を配る必要がない、等の利点を有する°。
ういわゆる誘電体分離法は、ｐｎ岬合分離ζこ比べて（
１）もれ電流を極めて小さくすることができる、（２）
耐圧を大きくすることができる、（３）電圧印加の方向
に気を配る必要がない、等の利点を有する°。
理想的な誘電体分離は、各素子を電極接続部を除いて絶
縁体で完全に包み込むことで達成される。
縁体で完全に包み込むことで達成される。
このような素子は例えば、サファイア上にシリコンをエ
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜か得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜か得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
サファイアのような絶縁体基板を用いない誘電体分離法
も、これ才で数多く提案されている。その−例を第２図
（ａ）〜（ｅ）で説明する。まず第２図（ａ）に示すよ
うに、シリコン単結晶基板４１の上にエピタキシャル法
により形成したシリコン単結晶層４２ （４２０，４２
黛）に所望の拡散層４３（４３，。
も、これ才で数多く提案されている。その−例を第２図
（ａ）〜（ｅ）で説明する。まず第２図（ａ）に示すよ
うに、シリコン単結晶基板４１の上にエピタキシャル法
により形成したシリコン単結晶層４２ （４２０，４２
黛）に所望の拡散層４３（４３，。
４３１）を形成した素子を作製し、更にメサエッチング
により各素子間を分離して全面を８１０１等の絶縁膜４
４で覆う。この後第２図（ｂ）に示すように、これら素
子の上部に多結晶シリコン支持体層４５を堆積し、次い
で第２図（Ｃ）に示すようにシリコン基板４１を研磨や
エツチング等により各素子が完全に分離されるまで削り
落してその表面を絶縁膜４６で覆う。この後第２図（ｄ
）に示すように、絶縁膜４６側に再度多結晶シリコン支
持体層４７を堆積する。そして第２図（ｅ）に示すよう
に、支持体層゛４５をエツチング除去して誘電体分離さ
れた素子を得る。
により各素子間を分離して全面を８１０１等の絶縁膜４
４で覆う。この後第２図（ｂ）に示すように、これら素
子の上部に多結晶シリコン支持体層４５を堆積し、次い
で第２図（Ｃ）に示すようにシリコン基板４１を研磨や
エツチング等により各素子が完全に分離されるまで削り
落してその表面を絶縁膜４６で覆う。この後第２図（ｄ
）に示すように、絶縁膜４６側に再度多結晶シリコン支
持体層４７を堆積する。そして第２図（ｅ）に示すよう
に、支持体層゛４５をエツチング除去して誘電体分離さ
れた素子を得る。
この様な従来の方法での最大の問題は、支持体層の形成
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いために、研磨等の
工程に耐え得る充分な厚さを得るために非常に長い時間
を要する。支持体層の堆積工程を省略する目的で、例え
ば第２図（Ｃ）の工程で素子分離を終了し、素子の裏面
から配線を取り出すことも提案されている。しかしこの
方法は、配線構造が複雑になり種々の制約条件が新たに
加わる。また支持体としてシリコン基板等を酸化物やガ
ラスなどの接着層を介して張付ける方法も提案されてい
るが、この方法では、１３ｏ。
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いために、研磨等の
工程に耐え得る充分な厚さを得るために非常に長い時間
を要する。支持体層の堆積工程を省略する目的で、例え
ば第２図（Ｃ）の工程で素子分離を終了し、素子の裏面
から配線を取り出すことも提案されている。しかしこの
方法は、配線構造が複雑になり種々の制約条件が新たに
加わる。また支持体としてシリコン基板等を酸化物やガ
ラスなどの接着層を介して張付ける方法も提案されてい
るが、この方法では、１３ｏ。
℃を超える温度と数１０ ｋｇ／ｍ１以上の高い圧力が
必要であった。この様な条件では、クリープなどにより
基板に変形を生じたり、素子領域に形成された拡散層の
不純物分布が変化する等の不都合が生じる。
必要であった。この様な条件では、クリープなどにより
基板に変形を生じたり、素子領域に形成された拡散層の
不純物分布が変化する等の不都合が生じる。
本発明は、上記した点に鑑みなされたもので、簡便な工
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
本発明は、二枚の半導体単結晶基板の表面が充分平滑に
鏡直研磨されている時、その研磨間同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、少なくとも一方の接合すべ
き面が絶縁膜で覆われ二枚の半導体単結晶基板を清浄な
雰囲気下で密着させ２００℃以上の温度で熱処理して接
合し、一方の半導体単結晶基板を所望の厚さ才で研磨す
る。次に半導体結晶基板表面より絶縁膜に達する溝を形
成し、絶縁物を埋込んだ構造を形成した後、この上にエ
ピタキシャル成長によって半導体結晶を積層する。次い
でこの半導体結晶の一方に能動素子を形成し形成された
素子の分離領域の一部を絶縁物を埋込んだ溝に達する深
さまで除去して素子分離を行なうことを特徴とするもの
である。
鏡直研磨されている時、その研磨間同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、少なくとも一方の接合すべ
き面が絶縁膜で覆われ二枚の半導体単結晶基板を清浄な
雰囲気下で密着させ２００℃以上の温度で熱処理して接
合し、一方の半導体単結晶基板を所望の厚さ才で研磨す
る。次に半導体結晶基板表面より絶縁膜に達する溝を形
成し、絶縁物を埋込んだ構造を形成した後、この上にエ
ピタキシャル成長によって半導体結晶を積層する。次い
でこの半導体結晶の一方に能動素子を形成し形成された
素子の分離領域の一部を絶縁物を埋込んだ溝に達する深
さまで除去して素子分離を行なうことを特徴とするもの
である。
〔発明の効果〕
本発明によれば、多結晶シリコンなどの支持体層を堆積
したり除去したりする工程を用いることがなく、反りの
発生による問題がない為極めて簡便に素子分離を行なっ
た半導体装置を得ることができる。又縦型の誘電体分離
デバイスを構成する事ができ、底部の半導体層からの電
極を表面化取り出す事ができる。又エピタキシャル成長
による半導体結晶層は、素子の耐圧や電力等に応じて濃
度敦厚みを選択する事ができる。
したり除去したりする工程を用いることがなく、反りの
発生による問題がない為極めて簡便に素子分離を行なっ
た半導体装置を得ることができる。又縦型の誘電体分離
デバイスを構成する事ができ、底部の半導体層からの電
極を表面化取り出す事ができる。又エピタキシャル成長
による半導体結晶層は、素子の耐圧や電力等に応じて濃
度敦厚みを選択する事ができる。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｋ）は、本発明を用いたフォトダイオ
ードアレイの一実施例である。単結晶基板１１と面指数
１００．抵抗率０．０３０−ｍ以下でＮ型の第２のシリ
コン単結晶基板１２を用意する。この例では、第２のシ
リコン基板１２の表面に酸化膜等の第１の絶縁膜１３が
形成されている。これらの基板の相対向する面は鐘面研
磨されている。これらの基板１１．１２を第１図（ｂ）
に示すように密着させ２００℃以上の温度で熱処理して
接合させる。
ードアレイの一実施例である。単結晶基板１１と面指数
１００．抵抗率０．０３０−ｍ以下でＮ型の第２のシリ
コン単結晶基板１２を用意する。この例では、第２のシ
リコン基板１２の表面に酸化膜等の第１の絶縁膜１３が
形成されている。これらの基板の相対向する面は鐘面研
磨されている。これらの基板１１．１２を第１図（ｂ）
に示すように密着させ２００℃以上の温度で熱処理して
接合させる。
室温で密着させるだけでもかなりの接合強度が得られる
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
このように形成された基板接合体に本実施例では基板１
２にエピタキシャル膜を形成する。そのために第１図（
Ｃ）に示すように、基板１２を必要な厚さになるまで研
磨、エツチング等により削り取る。次に第１図（ｄ）に
示すように基板１２の表面の一部をレジスト膜や酸化膜
等で覆い、異方向性エツチングによって幅１〜２μｍの
溝を第１の絶縁膜１３に達するまで形成し、この後第１
図（ｅ）に示すように溝が第２の絶縁膜１４で埋まる条
件で酸化膜を形成する。さらに第１図（ｆ）に示すよう
に一般に知られているＰＰＰ工程によって基板１２の一
部の酸化膜を除去する。次に第１図（ｇ）に示したよう
番こ基板１２より不純物濃度の低い第３の半導体結晶で
あるＮ型のエピタキシャル成長膜１５を所望の厚さで形
成する。
２にエピタキシャル膜を形成する。そのために第１図（
Ｃ）に示すように、基板１２を必要な厚さになるまで研
磨、エツチング等により削り取る。次に第１図（ｄ）に
示すように基板１２の表面の一部をレジスト膜や酸化膜
等で覆い、異方向性エツチングによって幅１〜２μｍの
溝を第１の絶縁膜１３に達するまで形成し、この後第１
図（ｅ）に示すように溝が第２の絶縁膜１４で埋まる条
件で酸化膜を形成する。さらに第１図（ｆ）に示すよう
に一般に知られているＰＰＰ工程によって基板１２の一
部の酸化膜を除去する。次に第１図（ｇ）に示したよう
番こ基板１２より不純物濃度の低い第３の半導体結晶で
あるＮ型のエピタキシャル成長膜１５を所望の厚さで形
成する。
この様に形成された基板１５の一方の面からＰ型の不純
物であるボロンを拡散し２層１６を得る。
物であるボロンを拡散し２層１６を得る。
次に第１図（ｉｌ−こ示したようにシリコンの異方性エ
ツチングにより、基板１２に達する深さまで分離領域１
７を形成する。この時、エツチングされた基板１５の測
置はゆるやかなテーパー状の形状に加工することができ
る。さらに第１図（ｊ）に示したように全面に第３の絶
縁膜として酸化膜１８を形成し、ＰＦｔＰ工程によって
コンタクトホールの穴あけを行なった後、このように構
成されたフォトダイオードを直より接続させる為に、ア
ルミニウムを約１０μｍの厚さで蒸着し、配線１９を形
成して第１図（ｋ）のような所望の半導体装置が完成す
る。
ツチングにより、基板１２に達する深さまで分離領域１
７を形成する。この時、エツチングされた基板１５の測
置はゆるやかなテーパー状の形状に加工することができ
る。さらに第１図（ｊ）に示したように全面に第３の絶
縁膜として酸化膜１８を形成し、ＰＦｔＰ工程によって
コンタクトホールの穴あけを行なった後、このように構
成されたフォトダイオードを直より接続させる為に、ア
ルミニウムを約１０μｍの厚さで蒸着し、配線１９を形
成して第１図（ｋ）のような所望の半導体装置が完成す
る。
以上のようにして本実施例によれば、信頼性の高い誘電
体分離構造の半導体装置を簡単に作ることができる。
体分離構造の半導体装置を簡単に作ることができる。
本発明の最大の特徴は、絶縁膜を介して直接接合した半
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶をエピタキシャル成長させる事ができ、縦型
の誘電体分離デバイスを構成する事ができる。従って配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶をエピタキシャル成長させる事ができ、縦型
の誘電体分離デバイスを構成する事ができる。従って配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
本発明は上記実施例に限られず種々の変形が可能である
。例えば伝導型の組み合わせを変える事によってトラン
ジスタやサイリスタＭＯ８ＦＥＴ等を形成する事ができ
る。又第２の絶縁物を埋込む溝の形成の加工において一
方向の溝を作らなければ隣の半導体装置とを任意に電気
的に結合することができる。又、配線工程を容易にする
ため第１図（ｊ）の後、１７の溝の中に高濃度の不純物
を含む半導体結晶をエピタキシャル成長させて平坦化し
たあとで配線してもよい。
。例えば伝導型の組み合わせを変える事によってトラン
ジスタやサイリスタＭＯ８ＦＥＴ等を形成する事ができ
る。又第２の絶縁物を埋込む溝の形成の加工において一
方向の溝を作らなければ隣の半導体装置とを任意に電気
的に結合することができる。又、配線工程を容易にする
ため第１図（ｊ）の後、１７の溝の中に高濃度の不純物
を含む半導体結晶をエピタキシャル成長させて平坦化し
たあとで配線してもよい。
第１図は本発明の一実施例の素子製造工程を示す図、第
２図は従来の誘電体分離法による素子製造工程を示す図
である。 １１・・・第１のシリコン単結晶基板 １２・・・第２の １ １３・・・第１の絶縁膜 １４・・・第２の 〃 １５・・・エピタキシャル成長膜 １６・・・拡散層 １７・・・分離領域 １８・・・第３の絶縁膜 １９・・・配線電極 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 ９ｎｎ 第 ２ 図 第 ２ 図
２図は従来の誘電体分離法による素子製造工程を示す図
である。 １１・・・第１のシリコン単結晶基板 １２・・・第２の １ １３・・・第１の絶縁膜 １４・・・第２の 〃 １５・・・エピタキシャル成長膜 １６・・・拡散層 １７・・・分離領域 １８・・・第３の絶縁膜 １９・・・配線電極 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 ９ｎｎ 第 ２ 図 第 ２ 図
Claims (4)
- （１）少なくとも一方の接合すべき面が第１の絶縁膜で
覆われ、且つ接合すべき面が鑑面研磨された第１及び第
２の半導体単結晶基板を清浄な雰囲気下で密着させ、２
００℃以上の温度で熱処理して接合する工程と、接合さ
れた第２の半導体単結晶基板の一方を研磨して除去する
工程と、第２の半導体単結晶基板の表面から上記第１の
絶縁膜に達する溝を形成しこの溝の中に第２の絶縁物を
埋込む工程と、上記第２の半導体単結晶基板の上に第３
の半導体結晶を積層する工程と、この積層された第３の
半導体結晶の一部を上記第２の絶縁膜に達する深さまで
除去し、さらに表面に第３の絶縁膜を形成して絶縁分離
を行う半導体装置の製造方法において、第３の半導体結
晶中に少なくても１つ以上のＰ．Ｎ接合を形成した事を
特徴とする半導体装置の製造方法。 - （２）第３の半導体単結晶の側面をエッチングによって
傾斜を持たせ、この斜面に少なくとも１つ以上のＰ．Ｎ
接合を形成した事を特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （３）第２の半導体単結晶基板の一部から第３の半導体
中に設けた逆の伝導型の半導体層とを、導電性膜によっ
て少なくとも１個以上電気的に直列接続した事を特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （４）第２の半導体単結晶基板の一部から第３の半導体
中に設けた同一伝導型の半導体層とを、導電性膜によっ
て少なくとも１個以上電気的に並列接続した事を特徴と
する特許請求範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187185A JPS61182240A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187185A JPS61182240A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182240A true JPS61182240A (ja) | 1986-08-14 |
Family
ID=12067189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187185A Pending JPS61182240A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182240A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106466A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03174740A (ja) * | 1989-09-13 | 1991-07-29 | Toshiba Corp | 誘電体分離構造を有する半導体基板の製造方法 |
| JPH04278562A (ja) * | 1991-03-06 | 1992-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6730990B2 (en) | 2000-06-30 | 2004-05-04 | Seiko Epson Corporation | Mountable microstructure and optical transmission apparatus |
-
1985
- 1985-02-08 JP JP2187185A patent/JPS61182240A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106466A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03174740A (ja) * | 1989-09-13 | 1991-07-29 | Toshiba Corp | 誘電体分離構造を有する半導体基板の製造方法 |
| JPH04278562A (ja) * | 1991-03-06 | 1992-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6730990B2 (en) | 2000-06-30 | 2004-05-04 | Seiko Epson Corporation | Mountable microstructure and optical transmission apparatus |
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