JPS61191043A - 半導体装置 - Google Patents

半導体装置

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JPS61191043A
JPS61191043A JP60030576A JP3057685A JPS61191043A JP S61191043 A JPS61191043 A JP S61191043A JP 60030576 A JP60030576 A JP 60030576A JP 3057685 A JP3057685 A JP 3057685A JP S61191043 A JPS61191043 A JP S61191043A
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thermal oxide
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JP60030576A
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Tatsuichi Ko
高　辰一
Jiro Oshima
次郎 大島
Masayasu Abe
正泰 安部
Masaharu Aoyama
青山　正治
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    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は埋込層を持つ半導体基板に気相成長層を堆積し
、この気相成長層にいわゆる溝型分離技術を採用した半
導体装置に関する。
〔発明の技術的背景〕
従来、バイポーラＩＣでは埋込領域を持つ半導体基板に
堆積した気相成長層の一部分を他の部分と電圧的に分離
する島領域を形成し、ここに機能素子を形成する手法が
多く使用されている。この島領域を形成するにはＰＮ接
合分離、絶縁物分離又はそれ等の組合せ技術が賞月され
てきたが、最近はＲＩＥ法の普及に伴に溝型分離方式を
前記半導体装置に採用して、その縮小化を図る傾向にあ
る。
第４図ａ　”　ｄにより従来のバイポーラ型半導体装置
について説明する。Ｐ型環電型を示す半導体基板１１に
Ｎ中型の埋込層１２を設け、ここに厚さ５μｍのエピタ
キシャル層１３を堆積する。その断面図を第４図ａに示
すが、ここに示した埋込層１２の厚さは２μｍである１
次いで、エピタキシャル層１２の露出表面には厚さ約５
０００人の熱酸化膜２１形成後。
写真食刻工程によりこの熱酸化膜の特定部分に開口２２
を設け、拡散用不能物を含有する酸化物層例えばＰＳＧ
層２３を熱酸化膜２１に堆積する。
次に、この積層体に長時間にわたる高温熱処理を施して
いわゆるＤｅｅｐ　Ｎ中領域を形成、この熱処理工程に
よって、ＰＳＧ２３に含有する不純物を工ピタシャル層
Ｉ２内に２μｍ拡散するが、埋込層１３からの滲み出し
によってこの２μｍの位置で連結する。前記拡散工程に
よって、不純物はエピタキシャル層１２の厚さ方向と同
距離だけその前記露出表面に沿った方向にも拡散するた
め、開口２２の周囲２μｍ領域もＰＳＧ２３に含有する
ＰによってＮ＋型の接続領域となる。若し、開口２２の
面積を１×５μＭとするとこのＮ生型の接続領域の巾は
５＋４、μイとなる。
次いで、熱酸化膜２１及びＰＳＧ層２３を除去してから
新しい熱酸化膜２４でエピタキシャル層１２の露出表面
を覆い、更にＲＩＥ　（Ｒｅａｃｔｉａ　Ｉｏｎ　Ｅｔ
ｃｈｉｎｇ）法による処理に対するブロック２５形成後
分離用環状溝゛２６をエピタキシャル層２１に形成する
。更に又。
この環状溝表面に酸化膜２７を形成してから２酸化珪素
や窒化珪素のような絶縁物層１５を充填していわゆる島
領域を形成し、ここに機能素子を設けている。
〔背景技術の問題点〕
前述の溝型分離技術は素子分離領域を縮少する意図から
開発されたが、埋め込み層を持つ半導体装置に応用した
場合には、この埋め込み層との電気的接続を拡散領域で
行っているためその横方向拡散によりその効果を充分生
かすことができない。
更に、エピタキシャル層では埋め込み層からの滲み出し
によってその厚さの半分程度がＮ十化してしまうため、
予めこの厚さを見込んで大きく形成する必要があり、コ
スト増大を招くことになる。
〔考案の目的〕
本発明は上記欠点を除去した新規な半導体装置を提供す
るもので、特に埋め込み層との接続領域の微細化を図る
ことによって全体の微細化を達成した。
〔発明の概要〕
この目的を達成するために、埋込み層を持つ半導体基板
に堆積したエピタキシャル層の表面からこの埋込み層に
達する分離用の環状溝を形成し、その溝側面だけに導電
層を形成し、更に充填物層を充填する手法を採用した。
この結果埋め込み層の滲み出しを回避すると共に、その
厚さを小さくして微細化を図った。
〔発明の実施例〕
第１図（ａ）〜（ｊ）乃至第３図により本発明を詳述す
る。
Ｐ型の導電型を示す半導体基板３１にＮ型の埋込層３２
を設け、ここに厚さ３μｍ程度のエピタキシャル層３３
を第１図（ａ）に示すように堆積する。このエピタキシ
ャル層３３表面には厚さ約０．０５μｍの熱酸化膜３４
と約０．１μｍの窒化素３５とを堆積する。
次に、　ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔ
ｃｈｉｎｇ）工程用のブロック３６として約１．５μｍ
の二酸化珪素を積層パターニングして第１図（ｂ）を得
る。この積層体にＡρを堆積し、これをマスクとして分
離用の環状溝３７をＲＩＥ法によって形成し次いでこの
ＡＱを除去する。このＡＱは前記ＲＩＥ工程における選
択比が大きいために選定されたものである。
ブロック３６のバターニング工程で露出した窒化珪素３
５に対向するエピタキシャル層３３と環状溝３６底部に
イオン注入法にＢが導入される。この注入条件は５０Ｋ
ｅｖ　１．５　Ｘ　１０１４ａｉ−”であるがトランジ
スタの特性に応じて増減するのは勿論である。このイオ
ン注入後の断面図を第１図（ｄ）に示し、第１図（ｅ）
〜’（ｆ）には不純物含有多結晶珪素層を被覆した後の
状態を示した。
この含有不純物としてはＰ又はＰとＡｓを含有したもの
が使用されると共に、環状溝３７及びブロック３６、更
に露出した窒化珪素上に堆積され次にＲＩＥ工程で、環
状溝３７内に析出した不純含有多結晶珪素層を除去する
。このＲＩＥ工程では環状溝３７の側壁に被着したもの
を除いて除去されるので導電層３８が形成される結果と
なりエピタキシャル層３３の表面と埋込層３２とを電気
的に連結する通路として機能することになる。
環状溝３７を埋めるために化学気相成長法によって酸化
珪素を堆積して充填物層３９とした後窒化珪素層３５及
び熱酸化膜３４更に余分の酸化珪素層３９を除去してエ
ピタキシャル層３３表面を平坦にしてから、新たに熱酸
化膜と窒化珪素層を被着する。この結果、前記イオン注
入工程によって注入したＢが活性化され、前記露出した
窒化珪素層に対向したエピタキシャル層３３に後述する
トランジスタのベース領域４０が、環状溝３７底部にチ
ャンネルストッパー４１が形成される。
このベース領域４０と環状溝３７に隣接するエピタキシ
ャル層３３部分に対向する窒化珪素層ならびに熱酸化膜
の一部分を写真食刻工程で除去して開口を設け、ここに
Ｐ、Ａｓ含有多結晶珪素層を堆積後、このＰ及びＡｓを
エピタキシャル層３３内に導入してエミッタ領域４２及
びコレクター領域４３を形成する。このＰ、Ａｓ　含有
多結晶珪素層をエミッタ電極４５及びコレクタ電極４６
として使用するが、ベース電極４４はベース領域４０の
一部と対向する前記窒化珪素層及び熱酸化膜を除去して
得られる開口に、ＡＱのような導電性物質を堆積して形
成する。
この結果、環状溝３７に埋められた充填物層３９によっ
て分離したエピタキシャル層３３の部分内に第２図に示
すバイポーラ型トランジスタ即ち機能素子Ｕが形成され
る。
〔発明の効果〕
前述のように、埋込層を持つボ導体基板に気相成長を堆
積後溝型分離技術を使用してこの気相成長層に形成した
いわゆる島領域に機能素子を効率良く形成したのが本発
明である。
その手段としては溝型分離技術で得られた環状溝側壁に
導電層を被着して、前記埋込層と前記機能素子の一部電
極とを電気的に接続する手法を採用した。
この結果第３図（、）に示した深い拡散層によるその電
気的接続法に較べて、同図（ｂ）の発明では４４００μ
イ→１３５０μ−と極端に小面積ですみ素子の縮小化が
達成される。
前記深い拡散層な形成では前述のように前記埋込層の滲
み出しを見込んだ前記気相成長層の補償即ち厚さ増大が
必須となるが、この結果前記埋込層を持つ半導体基板に
かかる熱負荷も当然大きくなる。
前記埋込層を持つ半導体基板は気相成長に伴う結晶欠陥
の発生を避けるために、イントリンシックゲッタリング
（Ｉｎｔｒｉｎｔｈｉｃ　Ｇｅｔｔｅｒｉｎｇ）が施さ
れる；とが多いる。従って前記熱負荷印加によって前記
埋込層を持つ半導体基板と前記気相成長層の境界面に酸
素が拡散する頻度は本発明の方が少くなり、結晶欠陥の
形成が格段に少なくなる６何故ならば熱負荷の印加時間
が従来より７割程度に軽減されることから明らかである
。
この結果は生産性の向上に利するところが多いと言うこ
とが出来る。
一方１本発明に係る前記機能素子は、前記埋込層と摩記
導電層によって囲まれることになるので。
電位分布のムラを減少して特性向上を図ることも大きな
効果と判断される。
【図面の簡単な説明】
第１図（ａ）〜（ｊ）は本発明に係る半導装置の製造工
程における断面図、第２図は完成したそれの断面図、第
３図（ａ）〜（ｂ）は平面図における縮小程度を従来例
と較べた図、第４図（ａ）〜（ｄ）は従来の半導体装置
を製造する段階の断面図である。

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板と、この半導体基板の一表面部分に端部を
    露出して形成する埋込領域と、前記半導体基板の一表面
    に隣接して配置する気相成長層と、この気相成長層にそ
    の露出表面部分と前記埋込領域を結んで形成する環状溝
    と、この溝側面だけを被覆し前記埋込領域に接続する導
    電層と、前記溝を塞ぐ充填物層と、前記埋込領域及び前
    記充填物層で囲んだ前記気相成長層に形成する機能素子
    とを具備することを特徴とする半導体装置。
JP60030576A 1985-02-20 1985-02-20 半導体装置 Pending JPS61191043A (ja)

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JP60030576A JPS61191043A (ja) 1985-02-20 1985-02-20 半導体装置
KR1019860000932A KR900001245B1 (ko) 1985-02-20 1986-02-11 반도체장치의 제조방법
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