JPH01238033A - 誘電体分離型半導体基板及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、２枚のシリコンウェハを絶縁体を介して一体
化した半導体基板に係わり、特に素子分離を絶縁体で行
った誘電体分離型半導体基板及びその製造方法に関する
。

（従来の技術） 従来、半導体装置の素子分離技術の一つとして、絶縁体
を用いた誘電体分離技術が知られている。この誘電体分
離技術は、ｐｎ接合分離技術に比べて、 ■高温動作時においても漏れ電流が少なく、ラッチアッ
プがない。

■高耐圧素子を分離する際でも、分離に必要な面積が少
ない。

■電圧印加の極性を考慮する必要がない。

■寄生容量が少ない。

等の特徴を持っている。誘電体分離を実現する技術とし
ては、ＳＯ８と呼ばれるサファイア基板上にシリコンを
気相成長させる方法、絶縁膜上に堆積した非晶質シリコ
ンを再結晶させる方法、シリコンウェハの直接接着を利
用した方法等が知られている。また、シリコンウェハの
一部をエツチングし酸化膜を形成した後多結晶シリコン
を堆積し、裏側から研磨することで多結晶シリコンで保
持されて島状に分離された単結晶シリコンを得る方法も
知られている。

これらのうちで直接接着を利用した方法は、基板の反り
が少ないこと、厚くて良質の単結晶シリコン層を誘電体
で分離された素子を形成する部分として得ることができ
る等の利点を有する優れた方法である。

直接接着を利用した誘電体分離型半導体基板の製造は、
従来、第３図のようにして行われていた。

まず、第３図（ａ）に示す如く、片面が鏡面研磨された
シリコンウェハ３１の表面に熱酸化膜３２゜３３を形成
する。これと片面が鏡面研磨されたシリコンウェハ３４
とを鏡面同士を接触せさ、２００℃以上、望ましくは１
０００℃以上の熱処理によりこれらを接着して一体化す
る。ここで、酸化膜３２はウェハ分離用絶縁膜となる。

その後、第３図（ｂ）に示す如く、上側のウェハ３１を
規定の厚さまで研磨する。

次いで、第３図（Ｃ）に示す如く、ウェハ３１の表面に
熱酸化膜３５を形成しこの酸化膜３５をマスクにアルカ
リ系エツチング液でウェハ３１をエツチング（異方性エ
ツチング）し、素子分離用のＶ字型溝３６を形成する。

次いで、第３図（ｄ）に示す如く素子分離用溝３６′の
側面に素子分離用酸化膜３７を形成し、さらに同図（ｅ
）に示す如く素子分離用溝３６が埋まるまで多結晶シリ
コン層３８を堆積する。次いで、第３図（ｆ）に示す如
く、シリコンウェハ３１が露出するまで研磨を行って誘
電体分離型半導体基板を得る。

ところで、上記素子分離溝の形成は従来、異方性エツチ
ングと呼ばれる方法で行われている。異方性エツチング
とは、シリコンの結晶面で速度が異なるエツチングのこ
とで、例えばアルカリ性のエッチャントでシリコンの（
１００）面を工・ソチングすると（１１１）面はエツチ
ングされず、第３図（ｃ）に示すようなＶ字型の断面形
状を持つ溝が得られる。この際、ウェハの表面は（１０
０）面、溝の側壁は（１１１）面となり、両者が作る角
度θは常に一定で５４．７度になる。異方性エツチング
ではサイドエツチングがなく、溝のパターンを制御し易
い。このことが、異方性エツチングが素子分離溝の形成
に使用されている理由の一つである。

しかしなから、この種の方法にあっては次のような問題
があった。即ち、溝の断面形状が上側に広がったもので
あり、溝の幅が溝の深さ、つまり素子形成すべきウェハ
の厚さに比例する。従って、素子分離溝の形成を異方性
エツチングで行うと、分離に必要な面積が基板表面で大
きくなり、素子を形成することができる有効面積が少な
くなる。

この欠点は、素子形成すべきウニ／Ｘの厚さが厚くなる
と特に顕著となる。なお、溝の開口部が広くなる現象は
、異方性エツチングに限らず、等方性エツチングやＲＩ
Ｅでも見られ、ウェハ表面から溝を形成する限り本質的
に発生するものである。

また、第４図も従来の誘電体分離半導体基板の一例であ
る。誘電体分離された活性層の島の底と側面にそれぞれ
４２．４３で示された埋込み高濃度層が作られている。

この埋込み高濃度層は第３図で説明した直接接着型誘電
体分離基板の製造方法において次のように作られる。即
ち、接着前に予め、活性層となる基板３１の表面に不純
物を拡散しておくことで底の埋込み高濃度層４３が、ま
たＶ字型の満３６を形成した後に溝の側面に不純物を拡
散することで埋込み高濃度層４４が形成される。

また、従来の誘電体分離型半導体基板では、半導体素子
が形成される活性層基板の研磨及び最終プロセスである
多結晶シリコン堆積後の研磨と２回の研磨工程を必要と
し、多大な時間とコストがかかっていた。さらに、従来
の基板ではデバイスが作られる分離された領域か第１の
シリコンウェハのみからできているため、不純物のタイ
プと濃度か一定のものしか作れなかった。

（発明が解決しようとする課題） このように従来、素子分離用溝の開口幅が広くなるため
、素子形成有効面積の減少を招く問題があった。また、
埋込み高濃度層の形成に２度の拡散を要すること、素子
分離用溝に埋込む多結晶シリコンの研磨工程等を必要と
し、製造時間及び製造コストの増大を招く問題があった
。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、素子分離用溝の形成に起因する素子
形成有効面積の減少を抑えることができ、且つ素子分離
用溝に埋込むシリコン層の研磨工程等を不要とすること
ができ、集積度の向上及び製造コストの低減等に寄与し
得る誘電体分離型半導体基板及びその製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、素子分離用溝の形状を従来と逆にした
ことにあり、さらにこの溝形状を得るために素子分離用
溝を２枚のウェハを接着する前に接着面側に予め形成し
ておくことにある。

即ち本発明は、素子形成に供される第１のシリコンウェ
ハと、この第１のシリコンウェハにウェハ分離用絶縁膜
を介して一体化された保持台となる第２のシリコンウェ
ハと、第１のシリコンウェハの素子分離領域に表面から
ウェハ分離用絶縁膜に達する深さまで形成された素子分
離用溝と、この溝の側面に形成された素子分離用絶縁膜
とを備えた誘電体分離型半導体基板において、前記素子
分離用溝の幅を表面から深くなるに従って広くするよう
にしたものである。

また本発明は、上記誘電体分離型半導体、２！板の製造
方法において、素子形成に供される第１のシリコンウェ
ハとこのウェハの台となる第２のシリコンウェハとの相
互に接着すべき面の少なくとも一方にウェハ分離用絶縁
膜を形成し、且つ第１のシリコンウェハの第２のシリコ
ンウェハと接着すべき面に素子分離用溝を形成したのち
、第１及び第２のシリコンウェハを素子分離用絶縁膜を
介して接触させこれらを接着一体化し、次いで第１のシ
リコンウェハを第２のシリコンウェハとの接着面と反対
側からから素子分離用溝が露出するまで研磨し、次いで
素子分離用溝の側面に素子分離用絶縁膜を形成するよう
にした方法である。

（作　用） 本発明によれば、素子分離用溝が表面から深くなるにし
たがって広くなっているので、従来に比べて基板表面の
溝の開口部の面積が少なくて済み、素子が形成できる部
分の面積が広くなる。このような形状の溝を基板表面か
ら形成するのは従来方法では非常に困難である。しかし
、本発明のように第１及び第２のウェハを接着する前に
素子分離用溝を形成しておけば、出来上がった誘電体分
離型半導体基板の素子分離用溝は溝形成時と上下が逆に
なっており、基板表面から深くなるに従って幅が広くな
る溝が得られる。

また、素子分離用溝内だけに単結晶シリコン等を選択成
長させ、他の基板表面部分に成長させなければ、従来の
製造方法では困難であった最終研磨をしなくても済む。

シリコンの選択成長には、エピタキシャル成長を酸化膜
で一部が覆われたシリコン面に行うと、シリコンが露出
した部分にだけシリコンが成長する現象を利用すること
ができる。この技術を応用するためには、分離溝の底は
シリコンが露出しており、分離された活性層の島の上面
は酸化膜で覆われている構造の基板が必要である。この
際重要なことは、実質的に素子分離用溝内だけにシリコ
ンを成長させることで、単結晶が双晶や多結晶になって
も不都合はない。但し、素子分離用溝内に成長させたシ
リコンに素子を形成する場合には、成長させるシリコン
は単結晶が望ましい。さらに、素子分離用溝内に単結晶
シリコンを成長させる場合は、第２のシリコンウェハは
単結晶であることが望ましい。また、素子分離。

用溝内に第１のシリコンウェハと導電型や不純物が異な
る単結晶シリコンを成長させた場合、例えばｐ型とｎ型
というように２種類のシリコン領域を持つ基板が得られ
る。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる誘電体分離型半導体
基板の製造工程を示す断面図である。まず、第１図（ａ
）に示す如く、面方位（１００）の単結晶シリコンウェ
ハ（第１のシリコンウェハ）１１の表面に熱酸化Ｊ１１
２．１３を厚さ１μｍ形成した。シリコンウェハ１１は
一方の面を鏡面研磨したものであり、酸化膜１２が研磨
面側である。次いで、第１図（ｂ）に示す如く酸化膜１
２をＰＥＰ　（フォトエツチングプロセス）でバターニ
ングし、バターニングした酸化膜１２をマスクとしてア
ルカリ系エツチング液で異方性エツチングを行い、ウェ
ハ１１に複数のＶ字型素子分離用溝１４を形成した。

次いで、第１図（ｅ）に示す如く、支持台となる単結晶
シリコンウェハ（第２のシリコンウェハ）１５の一方の
面を鏡面研磨し、この研磨面に窒化膜１６（ウェハ分雌
用絶縁膜）を厚さ　０．３μｍ形成した。そして、ウェ
ハ１１．１５をそれぞれ混酸で清浄化し、クリーンな雰
囲気下で２枚の鏡面同士を直接接触させたのち、１００
０℃で熱処理してウェハ１１，１５を強固に接着一体化
した。

次いで、第１図（ｄ）に示す如く、ウェハ１１をウェハ
１２との接着面と反対側から素子分離用溝１４が露出す
るまで研磨した。その後、第１図（ｅ）に示す如く、ウ
ェハ１１，１２の表面を熱酸化して酸化膜１７．１８を
形成した。ここで、素子分離用溝１４の側面に形成され
た酸化膜１７が素子分離用絶縁膜となる。

次いで、第１図（ｆ）に示す如く、素子分離用溝１４の
底部に露出した窒化膜１６を燐酸処理して除去した。そ
の後、第１図（ｇ）に示す如く、素子分離用溝１４の底
部に露出したウェハ１５から単結晶シリコンを選択成長
させ、素子分離用溝１４内を単結晶シリコン層１９で完
全に埋込んだ。次いで、第１図（ｈ）に示す如く、素子
分離用溝１４から過剰に成長した単結晶シリコン層１９
及び酸化膜１８をエッチバックにより除去し、基板表面
を平坦化することにより誘電体分離型半導体基板を完成
した。

かくして本実施例によれば、素子分離用溝１４を２枚の
ウェハ１１，１５を接着する前に接着面側に予め形成し
ておくことにより、素子分離用溝１４の形状を従来と逆
にすることができる。即ち、素子分離用溝１４を基板表
面から深くなるに従って広くすることができ、従来に比
べて基板表面の溝の開口部の面積が少なくて済む。この
ため、素子形成有効面積を広くすることができ集積度の
向上をはかることが可能となる。さらに、この効果は、
高耐圧ＩＣ用等の厚い結晶層を必要とする基板において
特に有効である。

また、素子分離用溝１４内だけに単結晶シリコンを選択
成長させているので、最終研磨工程が不要となり、製造
時間の短縮及び製造コストの低減をはかることができる
。従来方法では素子分離用溝にシリコンを埋込むのに全
面に多結晶シリコン層を堆積させて行っているので、素
子分離用溝の深さと等倍の多結晶シリコンが堆積される
ことから、研磨は必須の工程であり、多大の時間とコス
トがかかっていた。これが本実施例では僅かなエッチバ
ックで済むことになり、その効果は絶大である。

第２図は本発明の他の実施例を説明するための断面図で
ある。この実施例は、先の実施例で作成した誘電体分離
型半導体基板上に素子を形成したものであり、特に島状
に分離されたシリコン島領域は勿論のこと、素子分離用
溝内に成長した単結晶シリコン層にも素子を形成したも
のである。

即ち、第１のシリコンウェハ２１にはｎ型を、第２のシ
リコンウェハ２２にはｐ型を用い、ウェハ２１には素子
分離用溝を形成したのちアンチモンを拡散して埋込み高
濃度層２３を形成した。本発明では、埋込み高濃度層の
形成は１度の拡散でよい。素子分離用溝内にはｐ型シリ
コン層２４を選択成長させた。そして、ウェハ２１にｐ
チャネルのＭＯＳトランジスタを形成し、素子分離用溝
内のシリコン層２４に縦型ＭＯ３実現のためのｐチャネ
ルＭｏＳトランジスタを形成した。なお、図中２５はウ
ェハ分離用窒化膜、２６．２７は酸化膜（特に２６が素
子分離用酸化膜）、２８はゲート電極をそれぞれ示して
いる。

このように本実施例では、第１のシリコンウェハ２１と
共に、素子分離用溝に埋込んだシリコン層２４に素子を
形成しているので、基板表面の素子形成有効面積をより
増大させることができ、高集積化に極めて有効である。

また、ウェハ２１とシリコン層２４との導電型が異なる
ことから、２種のシリコン領域に異なる素子を形成し得
る等の利点もある。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記素子分離用溝内に埋込むシリコンは
単結晶に限るものではなく、多結晶であってもよい。こ
の場合であっても、素子形成有効面積の増大及び埋込み
高濃度層拡散が１度で済む効果は同様に得られる。また
、素子分離用溝の形成方法は異方性エツチングに同等限
定されるものではなく、開口部側が広がる方法であれば
よい。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。

［発明の効果］ 以上詳述したように本発明によれば、素子分離用溝を２
枚のウェハを接着する前に一方のウェハの接着面側に形
成することにより、素子分離用溝の形成に起因する素子
形成有効面積の減少を抑えることができ、しかも素子分
離用溝に埋込むシリコン層の研磨工程等を不要とするこ
とができる。

また、埋込み高濃度層の拡散も１度で済む。従って、基
板上に形成する半導体装置の集積度の向上及び製造コス
トの低減等をはかり得る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる誘電体分離型半導体
基板の製造工程を示す断面図、第２図は本発明の他の実
施例を説明するための構造断面図、第３図及び第４図は
それぞれ従来の問題点を説明するためのもので、第３図
は工程断面図、第４図は埋込み高濃度層を示す断面図で
ある。 １１・・・第１のシリコンウェハ、１２，１３゜１８・
・・酸化膜、１４・・・素子分離用溝、１５・・・第２
のンリコンウエハ、１６・・・窒化膜（ウェハ分離用絶
縁膜）、１７・・・酸化膜（素子分離用絶縁膜）、１９
・・・単結晶シリコン層、２１・・・ｎ型シリコンウェ
ハ、２２・・・ｐ４型シリコンウェハ、２４・・・ｐ型
巣結晶シリコン層、４１・・・誘電体分離されたシリコ
ン層、４２．４３・・・埋込み高濃度層。 出願人代理人　弁理士　鈴江武彦 第１図 第１図 り 第２図

Claims (5)

【特許請求の範囲】
1. （１）素子形成に供される第１のシリコンウェハと、こ
   の第１のシリコンウェハにウェハ分離用絶縁膜を介して
   一体化された保持台となる第２のシリコンウェハと、第
   １のシリコンウェハの素子分離領域に表面からウェハ分
   離用絶縁膜に達する深さまで形成された素子分離用溝と
   、この溝の側面に形成された素子分離用絶縁膜とを備え
   た誘電体分離型半導体基板において、前記素子分離用溝
   の幅が表面から深くなるに従って広くなっていることを
   特徴とする誘電体分離型半導体基板。
2. （２）前記素子分離用溝の底には前記第２のシリコンウ
   ェハが露出しており、素子分離用溝が多結晶シリコン又
   は単結晶シリコンで埋込まれていることを特徴とする請
   求項１記載の誘電体分離型半導体基板。
3. （３）素子形成に供される第１のシリコンウェハと、こ
   の第１のシリコンウェハにウェハ分離用絶縁膜を介して
   一体化された保持台となる第２のシリコンウェハと、第
   １のシリコンウェハの素子分離領域に表面からウェハ分
   離用絶縁膜に達する深さまで形成され、且つその幅が表
   面から深くなるに従って広くなっている素子分離用溝と
   、この溝の側面に形成された素子分離用絶縁膜と、前記
   素子分離用溝に埋込まれた単結晶シリコンとを具備して
   なり、前記第１のシリコンウェハ及び素子分離用溝に埋
   め込まれた単結晶シリコンにそれぞれ半導体素子が形成
   されることを特徴とする誘電体分離型半導体基板。
4. （４）素子形成に供される第１のシリコンウェハとこの
   ウェハの台となる第２のシリコンウェハとの相互に接着
   すべき面の少なくとも一方にウェハ分離用絶縁膜を形成
   し、且つ第１のシリコンウェハの第２のシリコンウェハ
   と接着すべき面に素子分離用溝を形成する工程と、前記
   第１及び第２のシリコンウェハを前記素子分離用絶縁膜
   を介して接触させこれらを接着一体化する工程と、前記
   第１のシリコンウェハを前記第２のシリコンウェハとの
   接着面と反対側からから前記素子分離用溝が露出するま
   で研磨する工程と、前記素子分離用溝の側面に素子分離
   用絶縁膜を形成する工程とを含むことを特徴とする誘電
   体分離型半導体基板の製造方法。
5. （５）素子形成に供される第１のシリコンウェハの一方
   の主面に酸化膜及び素子分離用溝を形成し、且つ第１の
   シリコンウェハの台となる第２のシリコンウェハの一方
   の主面にウェハ分離用窒化膜を形成する工程と、前記第
   １のシリコンウェハの酸化膜及び素子分離用溝を形成し
   た面と前記第２のシリコンウェハの窒化膜を形成した面
   とを接触させ第１及び第２のシリコンウェハを接着する
   工程と、前記第１のシリコンウェハを前記第２のシリコ
   ンウェハとの接着面と反対側から前記素子分離用溝が露
   出するまで研磨する工程と、前記素子分離用溝の側面に
   素子分離用酸化膜を形成する工程と、前記素子分離用溝
   の底に露出している窒化膜を除去する工程と、前記素子
   分離用溝内に単結晶シリコンを選択成長する工程とを含
   むことを特徴とする誘電体分離型半導体基板の製造方法
   。