JPS61182241A - 誘電体分離形半導体装置の製造方法 - Google Patents
誘電体分離形半導体装置の製造方法Info
- Publication number
- JPS61182241A JPS61182241A JP2187285A JP2187285A JPS61182241A JP S61182241 A JPS61182241 A JP S61182241A JP 2187285 A JP2187285 A JP 2187285A JP 2187285 A JP2187285 A JP 2187285A JP S61182241 A JPS61182241 A JP S61182241A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- insulating film
- groove
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に誘電体を用
いて素子分離を行う誘電体分離形半導体装置の製造方法
に関する。
いて素子分離を行う誘電体分離形半導体装置の製造方法
に関する。
従来Ｉ Ｃ’ｐＬ ８１などで各素子間の分離を絶縁体
で行なういわゆる誘電体分離法は、ｐｎ接合分離に比べ
て、（１）もれ電流を極めて小さくすることができる、
（２）耐圧を大きくすることができる、（３）電圧印加
の方向に気を配る必要がない、等の利点を有する。
で行なういわゆる誘電体分離法は、ｐｎ接合分離に比べ
て、（１）もれ電流を極めて小さくすることができる、
（２）耐圧を大きくすることができる、（３）電圧印加
の方向に気を配る必要がない、等の利点を有する。
理想的な誘電体分離は、各素子を電極接続部を除いて絶
縁体で完全に包み込むことで達成される。
縁体で完全に包み込むことで達成される。
このような素子は例えば、サファイア上にシリコンをエ
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
ピタキシャル成長させたＳＯ８基板を用いて形成するこ
とができる。しかしながら、サファイアは高価であり、
またシリコンとの結晶整合性も完全ではなく良質の単結
晶膜が得られない、膜厚を充分厚くすることができない
、などの理由で、作製できる素子の種類に制限がある。
サファイアのような絶縁体基板を用いない誘電体分離法
も、これまで数多く提案されている。その−例を第２図
（ａ）〜（ｅ）を用いて説明する。まず第２図（ａ）に
示すように、シリコン単結晶基板４１の上にエピタキシ
ャル法により形成したシリコン単結晶層４２ （４２□
、４２２）に所望の拡散層４３（４３＋ 、４３ｇ ）
を形成した素子を作製し、更にメサエッチングにより各
素子間を分離して全面を５ｉｎ２等の絶縁膜４４で覆う
。この後第２図（ｂ）に示すように、これら素子の上部
に多結晶シリコン支持体層４５を堆積し、次いで第２図
（Ｃ）に水子ようにシリコン基板４１を研磨やエツチン
グ等により各素子が完全に分離されるまで削り落してそ
の表面を絶縁膜４６で覆う。この後第２図（ｄ）に示す
ように、絶縁膜４６側に再度多結晶シリコン支持体層４
７を堆積する。そして第２図（８）に示すように、支持
体層４５をエツチング除去して誘電体分離された素子を
得る。
も、これまで数多く提案されている。その−例を第２図
（ａ）〜（ｅ）を用いて説明する。まず第２図（ａ）に
示すように、シリコン単結晶基板４１の上にエピタキシ
ャル法により形成したシリコン単結晶層４２ （４２□
、４２２）に所望の拡散層４３（４３＋ 、４３ｇ ）
を形成した素子を作製し、更にメサエッチングにより各
素子間を分離して全面を５ｉｎ２等の絶縁膜４４で覆う
。この後第２図（ｂ）に示すように、これら素子の上部
に多結晶シリコン支持体層４５を堆積し、次いで第２図
（Ｃ）に水子ようにシリコン基板４１を研磨やエツチン
グ等により各素子が完全に分離されるまで削り落してそ
の表面を絶縁膜４６で覆う。この後第２図（ｄ）に示す
ように、絶縁膜４６側に再度多結晶シリコン支持体層４
７を堆積する。そして第２図（８）に示すように、支持
体層４５をエツチング除去して誘電体分離された素子を
得る。
この様な従来の方法での最大の問題は、支持体層の形成
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いため１こ、研磨等
の工程に耐え得る充分な厚さを得るために非常に長い時
間を要する。支持体層の堆積工程を省略する目的で、例
えば第２図（Ｃ）の工程で素子分離を終了し、素子の裏
面から配線を取り出すことも提案されている。しかしこ
の方法は、配置構造が複線になり種々の制約条件が新た
に加わる。また支持体としてシリコン基板等を酸化物や
ガラスなどの接着層を介して張付ける方法も提案されて
いるが、この方法では、１３００℃を超える温度と数１
０＃／−以上の高い圧力が必要であった。この様な条件
では、クリープなどにより基板に変形を生じたり、素子
領域に形成された拡散層の不純物分布が変化する等の不
都合が生じる。
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いため１こ、研磨等
の工程に耐え得る充分な厚さを得るために非常に長い時
間を要する。支持体層の堆積工程を省略する目的で、例
えば第２図（Ｃ）の工程で素子分離を終了し、素子の裏
面から配線を取り出すことも提案されている。しかしこ
の方法は、配置構造が複線になり種々の制約条件が新た
に加わる。また支持体としてシリコン基板等を酸化物や
ガラスなどの接着層を介して張付ける方法も提案されて
いるが、この方法では、１３００℃を超える温度と数１
０＃／−以上の高い圧力が必要であった。この様な条件
では、クリープなどにより基板に変形を生じたり、素子
領域に形成された拡散層の不純物分布が変化する等の不
都合が生じる。
本発明は、上記した点に鑑みなされたもので、簡便な工
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
本発明は、二枚の半導体単結晶基板の表面が充分平滑に
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、少なくとも一方の接合すべ
き面が絶縁膜で覆われた二枚の半導体単結晶基板を清浄
な雰囲気下で密着させ２００℃以上の温度で熱処理して
接合し、一方の半導体単結晶基板を所望の厚さまで研磨
する。次に半導体結晶基板表面より絶縁膜に達する溝を
形成し、絶縁物を埋込んだ構造を形成した後、この上に
エピタキシャル成長によって半導体結晶を積層する。次
いで上記溝の真上に再度溝を形成し絶縁物を埋込んだ構
造を形成した後、この分離された領域内に能動素子を形
成することを特徴とする。
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明の骨子は、少なくとも一方の接合すべ
き面が絶縁膜で覆われた二枚の半導体単結晶基板を清浄
な雰囲気下で密着させ２００℃以上の温度で熱処理して
接合し、一方の半導体単結晶基板を所望の厚さまで研磨
する。次に半導体結晶基板表面より絶縁膜に達する溝を
形成し、絶縁物を埋込んだ構造を形成した後、この上に
エピタキシャル成長によって半導体結晶を積層する。次
いで上記溝の真上に再度溝を形成し絶縁物を埋込んだ構
造を形成した後、この分離された領域内に能動素子を形
成することを特徴とする。
本発明によれば多結晶シリコンなどの支持体層を堆積し
たり、除去したりする工程を用いることがなく、反りの
発生による問題がない為、極めて簡単に素子分離を行な
った半導体装置を得ることができる。又溝の形成を順次
重ねる事により半導体結晶層の厚みを大きくすることが
できる。さらに表面が平坦化になっている為、配線が容
易にできる。
たり、除去したりする工程を用いることがなく、反りの
発生による問題がない為、極めて簡単に素子分離を行な
った半導体装置を得ることができる。又溝の形成を順次
重ねる事により半導体結晶層の厚みを大きくすることが
できる。さらに表面が平坦化になっている為、配線が容
易にできる。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｋ）は、本発明を用いたフォトダイオ
ードアレイの一実施例である。単結晶基板１）と面指数
１００．抵抗率０．０３０−ｍ以下でＮ型の第２のシリ
コン単結晶基板１２を用意する。この例では、第２のシ
リコン基板１２の表面に酸化膜等の第１の絶縁膜１３が
形成されている。これらの基板の相対向する面は鏡面研
磨されている。これらの基板１）．１２を第１図（ｂ）
に示すように密着させ２００℃以上の温度で熱処理して
接合させる。
ードアレイの一実施例である。単結晶基板１）と面指数
１００．抵抗率０．０３０−ｍ以下でＮ型の第２のシリ
コン単結晶基板１２を用意する。この例では、第２のシ
リコン基板１２の表面に酸化膜等の第１の絶縁膜１３が
形成されている。これらの基板の相対向する面は鏡面研
磨されている。これらの基板１）．１２を第１図（ｂ）
に示すように密着させ２００℃以上の温度で熱処理して
接合させる。
室温で密着させるだけでもかなりの接合強度が得られる
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
が、２００℃以上で熱処理することにより、接合強度が
著しく改善される。但し熱処理温度の上限は、クリープ
などを生じないように１３００℃とすることが必要であ
る。
このように形成された基板接合体に、本実施例では基板
１２にエピタキシャル膜を形成する。そのために第１図
（Ｃ）に示すように、基板１２を必要な厚さになるまで
研磨、エツチング等により削り取る。次に第１図（ｄ）
に示すように基板１２の表面の一部をレジスト膜や酸化
膜等で覆い異方向性エツチングによって幅１〜２μｍの
溝を第１の絶縁膜１３に達するまで形成し、この後第１
図（ｅ）に示すように溝が第２の絶縁膜１４で埋まる条
件で酸化膜を形成する。さらに第１図（ｆ）に示すよう
に一般に知られているＰＥＰ工程によって、前記溝幅に
対して若干大きい５μｍ幅の酸化膜を残して除去する。
１２にエピタキシャル膜を形成する。そのために第１図
（Ｃ）に示すように、基板１２を必要な厚さになるまで
研磨、エツチング等により削り取る。次に第１図（ｄ）
に示すように基板１２の表面の一部をレジスト膜や酸化
膜等で覆い異方向性エツチングによって幅１〜２μｍの
溝を第１の絶縁膜１３に達するまで形成し、この後第１
図（ｅ）に示すように溝が第２の絶縁膜１４で埋まる条
件で酸化膜を形成する。さらに第１図（ｆ）に示すよう
に一般に知られているＰＥＰ工程によって、前記溝幅に
対して若干大きい５μｍ幅の酸化膜を残して除去する。
次にこの上に第１図（−に示したように、基板１２より
不純物濃度の低い第３の半導体結晶のＮ型のエピタキシ
ャル成長膜１５を所望の厚さで形成する。
不純物濃度の低い第３の半導体結晶のＮ型のエピタキシ
ャル成長膜１５を所望の厚さで形成する。
次に第１図（ｈ）に示すようにエピタキシャル成長膜１
５の表面の第２の絶縁膜１４の真上を再び異方向性エツ
チングによって幅１〜２μｍの溝を絶縁膜１４に達する
まで形成し、この後第１図（ｉ）に示すように溝が第３
の絶縁膜１６で埋まるように酸化膜を形成する。この様
に形成した基板１５の一部領域にＮ型の不純物であるた
とえばリンを選択的に基板１２に達するまで拡散し、次
いでＰ型の不純物であるたとえばボロンを選択的に拡散
し２層１８を得る。この様に構成されたフォトダイオー
ド（第１図（ｊ））を直列接続させる為にアルミニウム
を約１０μｍの厚さで蒸着し、配線１９を形成して第１
図（ｌ（）のような所望の半導体装置が完成する。
５の表面の第２の絶縁膜１４の真上を再び異方向性エツ
チングによって幅１〜２μｍの溝を絶縁膜１４に達する
まで形成し、この後第１図（ｉ）に示すように溝が第３
の絶縁膜１６で埋まるように酸化膜を形成する。この様
に形成した基板１５の一部領域にＮ型の不純物であるた
とえばリンを選択的に基板１２に達するまで拡散し、次
いでＰ型の不純物であるたとえばボロンを選択的に拡散
し２層１８を得る。この様に構成されたフォトダイオー
ド（第１図（ｊ））を直列接続させる為にアルミニウム
を約１０μｍの厚さで蒸着し、配線１９を形成して第１
図（ｌ（）のような所望の半導体装置が完成する。
以上のようにして本実施例によれば、信頼性の高い誘電
体分離構造の半導体装置を簡単に作ることができる。
体分離構造の半導体装置を簡単に作ることができる。
本発明の最大の特徴は、絶縁膜を介して直接接合した半
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶を何段にも積み重ねていく事ができる。又配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶を何段にも積み重ねていく事ができる。又配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
本発明は上記実施例ではフォトダイオードについて説明
したが、トランジスタやサイリスタ。
したが、トランジスタやサイリスタ。
ＭＯＳ ＦＥＴ等も形成する事ができる。又絶縁物を埋
込む溝の形成の加工において一方向の溝を作らなければ
隣の半導体装置とを任意に電気的に結合することができ
る。
込む溝の形成の加工において一方向の溝を作らなければ
隣の半導体装置とを任意に電気的に結合することができ
る。
又本実施例では、絶縁膜を介して直接接合した半導体単
結晶基板を使って説明したが、半導体単結晶中に酸素を
イオン注入して絶縁膜を表面より浅い領域に形成し、こ
の上にエピタキシャル成長によって半導体結晶を積み重
ねる方法でもまったく同じ効果を得ることができる。
結晶基板を使って説明したが、半導体単結晶中に酸素を
イオン注入して絶縁膜を表面より浅い領域に形成し、こ
の上にエピタキシャル成長によって半導体結晶を積み重
ねる方法でもまったく同じ効果を得ることができる。
第１図は本発明の一実施例の素子製造工程を示す図、第
２図は従来の誘電体分離法による素子製造工程を示す図
である。 １）・・・第１のシリコン単結晶基板 １２・・・第２の 〃 １３・・・第１の絶縁膜 １４・・・第２の 〃 １５・・・エピタキシャル成長膜 １６・・・第３の絶縁膜 １７・・・Ｎ型拡散層 １８・・・Ｐ型拡散層 １９・・・配線電極
２図は従来の誘電体分離法による素子製造工程を示す図
である。 １）・・・第１のシリコン単結晶基板 １２・・・第２の 〃 １３・・・第１の絶縁膜 １４・・・第２の 〃 １５・・・エピタキシャル成長膜 １６・・・第３の絶縁膜 １７・・・Ｎ型拡散層 １８・・・Ｐ型拡散層 １９・・・配線電極
Claims (2)
- （１）底面に誘電体絶縁層を設けて基板から絶縁分離し
、側面にも誘電体絶縁層を形成して絶縁分離された厚膜
の島状半導体領域を形成するにあたり、基板から絶縁分
離した薄膜の半導体層１を形成する工程、半導体層１に
島状に分離するための溝を形成する第１工程、分離溝を
絶縁体で埋め込む第２工程、半導体層１の表面に誘電体
絶縁膜を形成する第３工程、分離溝の上を含む溝近傍の
誘電体膜を残して半導体島領域の表面にある誘電体膜を
除去して開口部を設ける第４工程、この開口部からエピ
タキシャル結晶成長を行って半導体層２を形成する第５
工程、半導体層２に分離溝を形成しこの溝に半導体層１
の表面に残した誘電体膜に連結する絶縁体を埋め込む第
６工程とを用いたことを特徴とする誘電体分離形半導体
装置の製造方法。 - （２）第１工程から第６工程をさらにくり返し行って半
導体島を厚膜にしたことを特徴とする特許請求の範囲第
１項記載の誘電体分離形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021872A JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021872A JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182241A true JPS61182241A (ja) | 1986-08-14 |
| JPH0719836B2 JPH0719836B2 (ja) | 1995-03-06 |
Family
ID=12067218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021872A Expired - Lifetime JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719836B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| US5036021A (en) * | 1987-10-19 | 1991-07-30 | Fujitsu Limited | Method of producing a semiconductor device with total dielectric isolation |
| JPH05343511A (ja) * | 1992-06-09 | 1993-12-24 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 | ||
| JPS56155547A (en) * | 1980-05-06 | 1981-12-01 | Nec Corp | Semiconductor device |
-
1985
- 1985-02-08 JP JP60021872A patent/JPH0719836B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 | ||
| JPS56155547A (en) * | 1980-05-06 | 1981-12-01 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036021A (en) * | 1987-10-19 | 1991-07-30 | Fujitsu Limited | Method of producing a semiconductor device with total dielectric isolation |
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JPH05343511A (ja) * | 1992-06-09 | 1993-12-24 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719836B2 (ja) | 1995-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH067594B2 (ja) | 半導体基板の製造方法 | |
| JPS6159853A (ja) | シリコン結晶体構造 | |
| JPS6173345A (ja) | 半導体装置 | |
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0783050B2 (ja) | 半導体素子の製造方法 | |
| JPH01179342A (ja) | 複合半導体結晶体 | |
| JPS61191043A (ja) | 半導体装置 | |
| US3390022A (en) | Semiconductor device and process for producing same | |
| JPS61107758A (ja) | ＧａＡｓ集積回路及びその製造方法 | |
| JPS61182241A (ja) | 誘電体分離形半導体装置の製造方法 | |
| JPS61182242A (ja) | 半導体装置の製造方法 | |
| JPS61182240A (ja) | 半導体装置の製造方法 | |
| JPS61164238A (ja) | 複合半導体装置およびその製造方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPS6358817A (ja) | 複合半導体結晶体構造 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPH01289124A (ja) | 半導体装置の製造方法 | |
| JPS62226640A (ja) | 半導体装置の製造方法 | |
| JPH01238033A (ja) | 誘電体分離型半導体基板及びその製造方法 | |
| JPS58197739A (ja) | 半導体集積回路用基板の製造方法 | |
| JPS6244430B2 (ja) | ||
| JPH01302739A (ja) | 誘電体分離半導体装置およびその製造方法 | |
| JP2916975B2 (ja) | 静電誘導型半導体装置 | |
| JPH02298047A (ja) | 誘電体分離型半導体基板の製造方法 |