JPH05343511A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05343511A JPH05343511A JP4149077A JP14907792A JPH05343511A JP H05343511 A JPH05343511 A JP H05343511A JP 4149077 A JP4149077 A JP 4149077A JP 14907792 A JP14907792 A JP 14907792A JP H05343511 A JPH05343511 A JP H05343511A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- type
- substrate
- silicon substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路において、素子間および素子ブ
ロック間を完全に絶縁分離して、ラッチアップ現象を十
分に抑制するとともに相互干渉を防止する。 【構成】はじめに第１のＰ型シリコン基板１に第１の基
板分離絶縁膜２を形成する。つぎに第２のＰ型シリコン
基板３の表面から裏面に貫く第２の基板分離絶縁膜４を
形成する。つぎに第１のＰ型シリコン基板１と第２のＰ
型シリコン基板３とを貼り合わせる。つぎにＮ型エピタ
キシャル層６を成長したのち、選択酸化法により素子間
分離絶縁膜７を形成する。つぎにＮ+ 型コレクタ引上層
９、Ｐ+ 型ベース１０、Ｎ+ 型エミッタ１１を形成す
る。つぎにフィールド絶縁膜８にコンタクトを開口した
のち、ベース電極１２ｂ、エミッタ電極１２ａ、コレク
タ電極１２ｃを形成する。
ロック間を完全に絶縁分離して、ラッチアップ現象を十
分に抑制するとともに相互干渉を防止する。 【構成】はじめに第１のＰ型シリコン基板１に第１の基
板分離絶縁膜２を形成する。つぎに第２のＰ型シリコン
基板３の表面から裏面に貫く第２の基板分離絶縁膜４を
形成する。つぎに第１のＰ型シリコン基板１と第２のＰ
型シリコン基板３とを貼り合わせる。つぎにＮ型エピタ
キシャル層６を成長したのち、選択酸化法により素子間
分離絶縁膜７を形成する。つぎにＮ+ 型コレクタ引上層
９、Ｐ+ 型ベース１０、Ｎ+ 型エミッタ１１を形成す
る。つぎにフィールド絶縁膜８にコンタクトを開口した
のち、ベース電極１２ｂ、エミッタ電極１２ａ、コレク
タ電極１２ｃを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に素子間分離に誘電体を用いた半導体集積回路に関す
るものである。
特に素子間分離に誘電体を用いた半導体集積回路に関す
るものである。
【０００２】
【従来の技術】従来の半導体集積回路について、図２
（ａ）を参照して説明する。
（ａ）を参照して説明する。
【０００３】Ｐ型シリコン基板１ａ上にＮ+ 型埋込層５
ａを挟んで成長したＮ型エピタキシャル層６にＮ+ 型コ
レクタ引上層９、Ｐ+ 型ベース１０およびＮ+ 型エミッ
タ１１が形成されている。Ｎ型エピタキシャル層６を覆
うフィールド絶縁膜８のコンタクト開口にベース電極１
２ｂ、エミッタ電極１２ａおよびコレクタ電極１２ｃが
形成されている。Ｐ+ 型チャネルストッパ５ｂおよび素
子間分離絶縁膜７を用いて、素子間あるいは素子ブロッ
ク間の絶縁分離および干渉防止を行なっている。
ａを挟んで成長したＮ型エピタキシャル層６にＮ+ 型コ
レクタ引上層９、Ｐ+ 型ベース１０およびＮ+ 型エミッ
タ１１が形成されている。Ｎ型エピタキシャル層６を覆
うフィールド絶縁膜８のコンタクト開口にベース電極１
２ｂ、エミッタ電極１２ａおよびコレクタ電極１２ｃが
形成されている。Ｐ+ 型チャネルストッパ５ｂおよび素
子間分離絶縁膜７を用いて、素子間あるいは素子ブロッ
ク間の絶縁分離および干渉防止を行なっている。
【０００４】また、第２図（ｂ）に示すように、Ｐ+ 型
チャネルストッパ５ｂの代りにトレンチ分離領域４ａを
用いて、素子間あるいは素子ブロック間の絶縁分離およ
び干渉防止が行なうこともある。一般にトレンチ分離領
域４ａにはＣＶＤによる酸化シリコン膜またはＰ型ポリ
シリコンが埋め込まれる。
チャネルストッパ５ｂの代りにトレンチ分離領域４ａを
用いて、素子間あるいは素子ブロック間の絶縁分離およ
び干渉防止が行なうこともある。一般にトレンチ分離領
域４ａにはＣＶＤによる酸化シリコン膜またはＰ型ポリ
シリコンが埋め込まれる。
【０００５】
【発明が解決しようとする課題】半導体集積回路が形成
された半導体チップはパッケージの金属面にマウントさ
れる。この状態で半導体チップの裏面からパッケージの
金属面を通して電流が流れるので、素子間および素子ブ
ロック間の絶縁分離が不充分である。
された半導体チップはパッケージの金属面にマウントさ
れる。この状態で半導体チップの裏面からパッケージの
金属面を通して電流が流れるので、素子間および素子ブ
ロック間の絶縁分離が不充分である。
【０００６】従来の構造ではラッチアップ現象を完全に
防ぐことはできない。さらに回路ブロック間の干渉を防
ぐことができなかった。
防ぐことはできない。さらに回路ブロック間の干渉を防
ぐことができなかった。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の半導体基板の表面の一部に第１の絶縁膜が形
成され、第２の半導体基板の表面から裏面に貫く環状の
第２の絶縁膜が形成され、前記第１の絶縁膜の周辺を前
記第２の絶縁膜が囲むように、前記第１の半導体基板の
表面と前記第２の半導体基板の裏面とが貼り合わされ、
前記第２の半導体基板の表面にエピタキシャル層が成長
され、前記エピタキシャル層を貫いて前記第２の絶縁膜
に接する素子間分離用の絶縁膜が形成されたものであ
る。
は、第１の半導体基板の表面の一部に第１の絶縁膜が形
成され、第２の半導体基板の表面から裏面に貫く環状の
第２の絶縁膜が形成され、前記第１の絶縁膜の周辺を前
記第２の絶縁膜が囲むように、前記第１の半導体基板の
表面と前記第２の半導体基板の裏面とが貼り合わされ、
前記第２の半導体基板の表面にエピタキシャル層が成長
され、前記エピタキシャル層を貫いて前記第２の絶縁膜
に接する素子間分離用の絶縁膜が形成されたものであ
る。
【０００８】さらに、素子間分離用の絶縁膜の上に導電
膜からなる電極が形成されたものである。
膜からなる電極が形成されたものである。
【０００９】
【実施例】はじめに図１（ａ）を参照して周波数変換回
路について説明する。
路について説明する。
【００１０】この周波数変換回路のブロック図におい
て、入力端子ＩＮに接続された微小入力信号が高周波
（前置）増幅ブロックＲＦ Ａｍｐ．で増幅された出力
と、発振ブロックＯｓｃ．の出力とを合成する混合ブロ
ックＭｉｘ．の出力を中間周波数（次段）増幅ブロック
ＩＦ Ａｍｐ．で増幅して、出力端子ＯＵＴに出力す
る。
て、入力端子ＩＮに接続された微小入力信号が高周波
（前置）増幅ブロックＲＦ Ａｍｐ．で増幅された出力
と、発振ブロックＯｓｃ．の出力とを合成する混合ブロ
ックＭｉｘ．の出力を中間周波数（次段）増幅ブロック
ＩＦ Ａｍｐ．で増幅して、出力端子ＯＵＴに出力す
る。
【００１１】各ブロック間および各ブロックを構成する
素子間には、それぞれ絶縁分離または干渉防止が必要で
ある。
素子間には、それぞれ絶縁分離または干渉防止が必要で
ある。
【００１２】特に発振ブロックＯｓｃ．からは、発振周
波数に対して高調波（高周波成分）および低調波（低周
波成分）が発生する。発振ブロックＯｓｃ．から発生し
た波形が高周波増幅ブロックＲＦ Ａｍｐ．および中間
周波数（次段）増幅ブロックＩＦ Ａｍｐ．に対して干
渉しないように、十分な干渉防止が必要である。
波数に対して高調波（高周波成分）および低調波（低周
波成分）が発生する。発振ブロックＯｓｃ．から発生し
た波形が高周波増幅ブロックＲＦ Ａｍｐ．および中間
周波数（次段）増幅ブロックＩＦ Ａｍｐ．に対して干
渉しないように、十分な干渉防止が必要である。
【００１３】つぎに本発明の第１の実施例について、図
１（ｂ）を参照して工程順に説明する。
１（ｂ）を参照して工程順に説明する。
【００１４】はじめに第１のＰ型シリコン基板１に第１
の基板分離絶縁膜２を形成する。
の基板分離絶縁膜２を形成する。
【００１５】つぎに第２のＰ型シリコン基板３の表面に
レジスト（図示せず）をマスクとして酸素をイオン注入
したのち、レジストを除去してからアニールすることに
より、第２のＰ型シリコン基板３の表面から裏面に貫く
第２の基板分離絶縁膜４を形成する。
レジスト（図示せず）をマスクとして酸素をイオン注入
したのち、レジストを除去してからアニールすることに
より、第２のＰ型シリコン基板３の表面から裏面に貫く
第２の基板分離絶縁膜４を形成する。
【００１６】つぎに第１のＰ型シリコン基板１の第１の
基板分離絶縁膜の周囲を第２のＰ型シリコン基板３の第
２の基板分離絶縁膜で覆うように重ね合わせて、不活性
ガス雰囲気でアニールすることにより貼り合わせる。
基板分離絶縁膜の周囲を第２のＰ型シリコン基板３の第
２の基板分離絶縁膜で覆うように重ね合わせて、不活性
ガス雰囲気でアニールすることにより貼り合わせる。
【００１７】つぎに第２のシリコン基板３の表面にＮ型
エピタキシャル層６を成長したのち、選択酸化法により
素子間分離絶縁膜７を形成する。
エピタキシャル層６を成長したのち、選択酸化法により
素子間分離絶縁膜７を形成する。
【００１８】つぎにＮ+ 型コレクタ引上層９、Ｐ+ 型ベ
ース１０、Ｎ+ 型エミッタ１１を形成する。つぎにフィ
ールド絶縁膜８にコンタクトを開口したのち、ベース電
極１２ｂ、エミッタ電極１２ａ、コレクタ電極１２ｃを
形成してＮＰＮバイポーラトランジスタの素子部が完成
する。
ース１０、Ｎ+ 型エミッタ１１を形成する。つぎにフィ
ールド絶縁膜８にコンタクトを開口したのち、ベース電
極１２ｂ、エミッタ電極１２ａ、コレクタ電極１２ｃを
形成してＮＰＮバイポーラトランジスタの素子部が完成
する。
【００１９】本実施例では図１（ｂ）の第１の基板分離
絶縁膜２直上の領域に図１（ａ）の高周波増幅ブロック
ＲＦ Ａｍｐ．を形成し、残りの領域に発振ブロックＯ
ｓｃ．、混合ブロックＭｉｘ．および中間周波ブロック
ＩＦ Ａｍｐ．を形成した。
絶縁膜２直上の領域に図１（ａ）の高周波増幅ブロック
ＲＦ Ａｍｐ．を形成し、残りの領域に発振ブロックＯ
ｓｃ．、混合ブロックＭｉｘ．および中間周波ブロック
ＩＦ Ａｍｐ．を形成した。
【００２０】第２のＰ型シリコン基板３は第２の基板分
離絶縁膜４によって絶縁分離されている。Ｎ型エピタキ
シャル層６は素子間分離絶縁膜７によって絶縁分離され
ている。さらに第１のＰ型シリコン基板１に形成された
第１の基板分離絶縁膜２は第２の基板分離絶縁膜４を囲
んで、電気的に絶縁するとともに相互干渉を防止してい
る。
離絶縁膜４によって絶縁分離されている。Ｎ型エピタキ
シャル層６は素子間分離絶縁膜７によって絶縁分離され
ている。さらに第１のＰ型シリコン基板１に形成された
第１の基板分離絶縁膜２は第２の基板分離絶縁膜４を囲
んで、電気的に絶縁するとともに相互干渉を防止してい
る。
【００２１】つぎに本発明の第２の実施例について、図
１（ｃ）を参照して説明する。
１（ｃ）を参照して説明する。
【００２２】本実施例では、第１の実施例における素子
間分離絶縁膜７の直上に干渉防止用電極１２ｄが形成さ
れている。
間分離絶縁膜７の直上に干渉防止用電極１２ｄが形成さ
れている。
【００２３】この干渉防止用電極１２ｄを基板電位に接
続することによって、各回路ブロック間の干渉防止の効
果をいっそう高めることができる。数ＧＨｚの周波数帯
において特に干渉防止の効果が高い。
続することによって、各回路ブロック間の干渉防止の効
果をいっそう高めることができる。数ＧＨｚの周波数帯
において特に干渉防止の効果が高い。
【００２４】図１（ｂ），（ｃ）の第１の基板分離絶縁
膜の上には、図１（ａ）の高周波増幅ブロックＲＦ Ａ
ｍｐ．の代りに、発振ブロックＯｓｃ．、混合ブロック
Ｍｉｘ．および中間周波ブロックＩＦ Ａｍｐ．を形成
し、残りの領域に高周波増幅ブロックＲＦ Ａｍｐ．を
形成しても同様の効果を得ることができる。
膜の上には、図１（ａ）の高周波増幅ブロックＲＦ Ａ
ｍｐ．の代りに、発振ブロックＯｓｃ．、混合ブロック
Ｍｉｘ．および中間周波ブロックＩＦ Ａｍｐ．を形成
し、残りの領域に高周波増幅ブロックＲＦ Ａｍｐ．を
形成しても同様の効果を得ることができる。
【００２５】
【発明の効果】増幅回路が形成されたＰ型シリコン基板
およびＮ型エピタキシャル層を完全に絶縁分離したの
で、パッケージにマウントしたあともパッケージの金属
面を通して電流が流れることはない。完全に絶縁分離す
ることによりラッチアップを抑制し、素子間および素子
ブロック間の干渉を防止することができた。
およびＮ型エピタキシャル層を完全に絶縁分離したの
で、パッケージにマウントしたあともパッケージの金属
面を通して電流が流れることはない。完全に絶縁分離す
ることによりラッチアップを抑制し、素子間および素子
ブロック間の干渉を防止することができた。
【００２６】さらに、素子間分離絶縁膜直上に干渉防止
用電極を形成することにより、数ＧＨｚの周波数帯の信
号に対する干渉を防止することが可能になった。
用電極を形成することにより、数ＧＨｚの周波数帯の信
号に対する干渉を防止することが可能になった。
【図１】（ａ）は周波数変換回路を示すブロック図であ
る。（ｂ）は本発明の第１の実施例を示す断面図であ
る。（ｃ）は本発明の第２の実施例を示す断面図であ
る。
る。（ｂ）は本発明の第１の実施例を示す断面図であ
る。（ｃ）は本発明の第２の実施例を示す断面図であ
る。
【図２】従来の半導体集積回路を示す断面図である。
１ 第１のＰ型シリコン基板 １ａ Ｐ型シリコン基板 ２ 第１の基板分離絶縁膜 ３ 第２のＰ型シリコン基板 ４ 第２の基板分離絶縁膜 ４ａ トレンチ分離領域 ５ａ Ｎ+ 型埋込層 ５ｂ Ｐ+ 型チャネルストッパ ６ Ｎ型エピタキシャル層 ７ 素子間分離絶縁膜 ８ フィールド絶縁膜 ９ Ｎ+ 型コレクタ引上層 １０ Ｐ+ 型ベース １１ Ｎ+ 型エミッタ １２ａ エミッタ電極 １２ｂ ベース電極 １２ｃ コレクタ電極 １２ｄ 干渉防止用電極 ＩＮ 入力端子 ＲＦ Ａｍｐ． 高周波（前置）増幅ブロック Ｏｓｃ． 発振ブロック Ｍｉｘ． 混合ブロック ＩＦ Ａｍｐ． 中間周波（次段）増幅ブロック ＯＵＴ 出力端子
Claims (2)
- 【請求項１】 第１の半導体基板の表面の一部に第１の
絶縁膜が形成され、第２の半導体基板の表面から裏面に
貫く環状の第２の絶縁膜が形成され、前記第１の絶縁膜
の周辺を前記第２の絶縁膜が囲むように、前記第１の半
導体基板の表面と前記第２の半導体基板の裏面とが貼り
合わされ、前記第２の半導体基板の表面にエピタキシャ
ル層が成長され、前記エピタキシャル層を貫いて前記第
２の絶縁膜に接する素子間分離用の絶縁膜が形成された
半導体集積回路。 - 【請求項２】 素子間分離用の絶縁膜の上に導電膜から
なる電極が形成された請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149077A JP3036970B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149077A JP3036970B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343511A true JPH05343511A (ja) | 1993-12-24 |
| JP3036970B2 JP3036970B2 (ja) | 2000-04-24 |
Family
ID=15467192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149077A Expired - Fee Related JP3036970B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036970B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151961A (ja) * | 1984-08-22 | 1986-03-14 | Sanyo Electric Co Ltd | 相補型ｍｏｓ半導体装置 |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61182241A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | 誘電体分離形半導体装置の製造方法 |
-
1992
- 1992-06-09 JP JP4149077A patent/JP3036970B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151961A (ja) * | 1984-08-22 | 1986-03-14 | Sanyo Electric Co Ltd | 相補型ｍｏｓ半導体装置 |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61182241A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | 誘電体分離形半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036970B2 (ja) | 2000-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |