JPH06267966A - 半導体装置 - Google Patents
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- JPH06267966A JPH06267966A JP5049657A JP4965793A JPH06267966A JP H06267966 A JPH06267966 A JP H06267966A JP 5049657 A JP5049657 A JP 5049657A JP 4965793 A JP4965793 A JP 4965793A JP H06267966 A JPH06267966 A JP H06267966A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 238000009792 diffusion process Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000000969 carrier Substances 0.000 claims abstract description 14
- 230000001629 suppression Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000005259 measurement Methods 0.000 description 17
- 238000002955 isolation Methods 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Abstract
(57)【要約】
【目的】 高耐圧バイポーラトランジスタを小型化しつ
つトランジスタのスイッチング速度を劣化させない半導
体装置を提供するにある。 【構成】 Ｐ- シリコン基板３上にはシリコン酸化膜４
が配置され、その上にはＮ+ 層２が配置され、更に、そ
の上にはＮ- 層１６が配置されている。そして、シリコ
ン酸化膜４上には島１５が形成されている。島１５の外
周部にはシリコン酸化膜５が形成されている。島１５の
Ｎ- 層１６にはＰ+ ベース領域８が形成されるととも
に、Ｎ+ エミッタ領域１０が形成され、さらに、Ｎ+ コ
レクタ領域１１が形成されている。一方、島１５のＮ-
層１６には一定電位が印加されたＰ+過剰キャリア除去
用拡散領域９が形成されている。
つトランジスタのスイッチング速度を劣化させない半導
体装置を提供するにある。 【構成】 Ｐ- シリコン基板３上にはシリコン酸化膜４
が配置され、その上にはＮ+ 層２が配置され、更に、そ
の上にはＮ- 層１６が配置されている。そして、シリコ
ン酸化膜４上には島１５が形成されている。島１５の外
周部にはシリコン酸化膜５が形成されている。島１５の
Ｎ- 層１６にはＰ+ ベース領域８が形成されるととも
に、Ｎ+ エミッタ領域１０が形成され、さらに、Ｎ+ コ
レクタ領域１１が形成されている。一方、島１５のＮ-
層１６には一定電位が印加されたＰ+過剰キャリア除去
用拡散領域９が形成されている。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを集積した半導体装置に関するものである。
スタを集積した半導体装置に関するものである。
【０００２】
【従来の技術】従来、バイポーラトランジスタを集積化
したバイポーラＩＣにおいて、図２７に示すようにＰＮ
接合によりバイポーラトランジスタ（ＮＰＮトランジス
タ）を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図２
８の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Ｗを小さくする必要があるが、図２
９に示すように、分離部との距離Ｗが小さくなると耐圧
が低下してしまう欠点があった。
したバイポーラＩＣにおいて、図２７に示すようにＰＮ
接合によりバイポーラトランジスタ（ＮＰＮトランジス
タ）を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図２
８の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Ｗを小さくする必要があるが、図２
９に示すように、分離部との距離Ｗが小さくなると耐圧
が低下してしまう欠点があった。
【０００３】そこで、図３０に示すように、絶縁膜３１
上にシリコン基板３２を配置して同シリコン基板３２を
島状に形成するとともに島の周囲に絶縁膜３３を形成
し、この島内にバイポーラトランジスタ（ＮＰＮトラン
ジスタ）を形成することが行われている。このようにす
ることにより、図３１の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
上にシリコン基板３２を配置して同シリコン基板３２を
島状に形成するとともに島の周囲に絶縁膜３３を形成
し、この島内にバイポーラトランジスタ（ＮＰＮトラン
ジスタ）を形成することが行われている。このようにす
ることにより、図３１の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
【０００４】
【発明が解決しようとする課題】ところが、図３０のよ
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
【０００５】そこで、この発明の目的は、高耐圧バイポ
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
【０００６】
【課題を解決するための手段】この発明は、シリコン基
板と、前記シリコン基板上に絶縁膜を介して配置され、
第１導電型の高濃度シリコン層の上に第１導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第１導電型の低濃度シリコン
層に形成された第２導電型のベース領域と、前記島の第
１導電型の低濃度シリコン層に形成された第１導電型の
エミッタ領域と、前記島の第１導電型の低濃度シリコン
層に形成された第１導電型のコレクタ領域と、前記島の
第１導電型の低濃度シリコン層に形成され、一定電位が
印加された第２導電型の過剰キャリア除去用拡散領域と
を備えた半導体装置をその要旨とする。
板と、前記シリコン基板上に絶縁膜を介して配置され、
第１導電型の高濃度シリコン層の上に第１導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第１導電型の低濃度シリコン
層に形成された第２導電型のベース領域と、前記島の第
１導電型の低濃度シリコン層に形成された第１導電型の
エミッタ領域と、前記島の第１導電型の低濃度シリコン
層に形成された第１導電型のコレクタ領域と、前記島の
第１導電型の低濃度シリコン層に形成され、一定電位が
印加された第２導電型の過剰キャリア除去用拡散領域と
を備えた半導体装置をその要旨とする。
【０００７】又、前記ベース領域と過剰キャリア除去用
拡散領域との間における前記島の第１導電型の低濃度シ
リコン層の表面に絶縁膜を介して空乏層抑制用電極を配
置し、空乏層抑制用電極に第１導電型の低濃度シリコン
層より大きな電位を印加してもよい。
拡散領域との間における前記島の第１導電型の低濃度シ
リコン層の表面に絶縁膜を介して空乏層抑制用電極を配
置し、空乏層抑制用電極に第１導電型の低濃度シリコン
層より大きな電位を印加してもよい。
【０００８】又、前記ベース領域に対しコレクタ領域を
挟んで過剰キャリア除去用拡散領域を配置してもよい。
挟んで過剰キャリア除去用拡散領域を配置してもよい。
【０００９】
【作用】バイポーラトランジスタがオンからオフになる
とき、過剰キャリア除去用拡散領域から過剰キャリアが
除去され、スイッチング速度は速くなる。
とき、過剰キャリア除去用拡散領域から過剰キャリアが
除去され、スイッチング速度は速くなる。
【００１０】
（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。
図面に従って説明する。
【００１１】図１は本実施例の半導体装置の断面図であ
る。又、図２〜図４にはその製造工程を示す。製造工程
を説明すると、図２に示すように、鏡面研磨されたＮ-
シリコン基板１を用意し、その表面に気相拡散法を用い
てアンチモンを３μｍ拡散してＮ+ 層２を形成する。
又、別にＰ- シリコン基板３の片方の主面に鏡面研磨を
施した後、熱酸化を行い厚さ１μｍのシリコン酸化膜４
を形成する。そして、この両基板１，３を清浄雰囲気中
で貼り合わせ、約１１００℃に加熱して接合させる。
る。又、図２〜図４にはその製造工程を示す。製造工程
を説明すると、図２に示すように、鏡面研磨されたＮ-
シリコン基板１を用意し、その表面に気相拡散法を用い
てアンチモンを３μｍ拡散してＮ+ 層２を形成する。
又、別にＰ- シリコン基板３の片方の主面に鏡面研磨を
施した後、熱酸化を行い厚さ１μｍのシリコン酸化膜４
を形成する。そして、この両基板１，３を清浄雰囲気中
で貼り合わせ、約１１００℃に加熱して接合させる。
【００１２】さらに、研磨により、Ｎ- シリコン基板１
の側を研磨して、シリコン酸化膜４より約１７μｍの厚
さにする。この時点でシリコン酸化膜４の上に約３μｍ
のＮ + 層２があり、その上に１４μｍのＮ- 層１６が形
成され、いわゆるＳＯＩ基板が形成される。
の側を研磨して、シリコン酸化膜４より約１７μｍの厚
さにする。この時点でシリコン酸化膜４の上に約３μｍ
のＮ + 層２があり、その上に１４μｍのＮ- 層１６が形
成され、いわゆるＳＯＩ基板が形成される。
【００１３】次に、図３に示すように、シリコン基板３
上にシリコン酸化膜４を介してトレンチによる島１５を
形成する。つまり、シリコン基板１の主面にフィールド
酸化膜７、シリコン窒化物及びマスクとしてのシリコン
酸化膜を順に形成する。そして、該フィールド酸化膜７
の薄肉範囲において、該フィールド酸化膜７、該シリコ
ン窒化物及び該シリコン酸化膜を選択エッチングして開
口を形成した後、該開口から上記シリコン基板１をエッ
チングして分離溝（トレンチ）を形成する。そして、分
離溝の内壁面に絶縁被膜（シリコン酸化膜５）を形成し
た後、上記分離溝内に多結晶シリコン６を充填する。さ
らに、多結晶シリコン６の充填時に上記窒化膜上に堆積
された多結晶シリコン６をエッチングバックする。続い
て、マスクとしてのシリコン酸化膜をエッチング除去
し、最後に、シリコン窒化膜をエッチング除去した後、
分離溝内の多結晶シリコン６の上部に酸化膜を形成する
ことにより、分離溝及び絶縁被膜（シリコン酸化膜５）
でシリコン基板１を電気的に完全に分離する。
上にシリコン酸化膜４を介してトレンチによる島１５を
形成する。つまり、シリコン基板１の主面にフィールド
酸化膜７、シリコン窒化物及びマスクとしてのシリコン
酸化膜を順に形成する。そして、該フィールド酸化膜７
の薄肉範囲において、該フィールド酸化膜７、該シリコ
ン窒化物及び該シリコン酸化膜を選択エッチングして開
口を形成した後、該開口から上記シリコン基板１をエッ
チングして分離溝（トレンチ）を形成する。そして、分
離溝の内壁面に絶縁被膜（シリコン酸化膜５）を形成し
た後、上記分離溝内に多結晶シリコン６を充填する。さ
らに、多結晶シリコン６の充填時に上記窒化膜上に堆積
された多結晶シリコン６をエッチングバックする。続い
て、マスクとしてのシリコン酸化膜をエッチング除去
し、最後に、シリコン窒化膜をエッチング除去した後、
分離溝内の多結晶シリコン６の上部に酸化膜を形成する
ことにより、分離溝及び絶縁被膜（シリコン酸化膜５）
でシリコン基板１を電気的に完全に分離する。
【００１４】ここで、島１５の外周部にはシリコン酸化
膜５が形成されていることとなる。次に、図４に示すよ
うに、島１５内に各拡散領域を形成する。つまり、従来
よく利用されるホトリソグラフ工程、イオン注入工程、
拡散工程によりＰ+ ベース領域８及びＰ+ 過剰キャリア
除去用拡散領域９を形成するとともに、Ｎ+ エミッタ領
域１０及びＮ+ コレクタ領域１１を形成する。
膜５が形成されていることとなる。次に、図４に示すよ
うに、島１５内に各拡散領域を形成する。つまり、従来
よく利用されるホトリソグラフ工程、イオン注入工程、
拡散工程によりＰ+ ベース領域８及びＰ+ 過剰キャリア
除去用拡散領域９を形成するとともに、Ｎ+ エミッタ領
域１０及びＮ+ コレクタ領域１１を形成する。
【００１５】最後に、酸化膜７にコンタクト孔を形成し
て電極配線を形成して図１のバイポーラ集積回路が製造
される。ここで、シリコン基板３の上にシリコン酸化膜
４（埋込み絶縁膜）が形成されており、基板表面からト
レンチ状態にシリコン酸化膜５が素子部を基板３から絶
縁している。この例では、トレンチ部に形成される空洞
部には保護のための多結晶シリコン６を充填している。
て電極配線を形成して図１のバイポーラ集積回路が製造
される。ここで、シリコン基板３の上にシリコン酸化膜
４（埋込み絶縁膜）が形成されており、基板表面からト
レンチ状態にシリコン酸化膜５が素子部を基板３から絶
縁している。この例では、トレンチ部に形成される空洞
部には保護のための多結晶シリコン６を充填している。
【００１６】図中のＥ，Ｂ，Ｃは、ぞれぞれエミッタ，
ベース，コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜７の電極形成部に設けられたコンタクト孔の
上に形成されている。
ベース，コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜７の電極形成部に設けられたコンタクト孔の
上に形成されている。
【００１７】又、Ｐ+ 過剰キャリア除去用拡散領域９は
アースされている。尚、この構成によるＮＰＮ接合型ト
ランジスタでは、シリコン基板３から完全に分離される
ので、シリコン基板３はＰ型Ｎ型どのタイプの基板でも
よい。
アースされている。尚、この構成によるＮＰＮ接合型ト
ランジスタでは、シリコン基板３から完全に分離される
ので、シリコン基板３はＰ型Ｎ型どのタイプの基板でも
よい。
【００１８】次に、上記のように構成されたバイパーラ
集積回路の作用を説明する。従来のＰＮ接合による絶縁
分離を行う場合（図２７）に比べ、分離部までの距離Ｗ
（図２８参照）をとる必要がない。
集積回路の作用を説明する。従来のＰＮ接合による絶縁
分離を行う場合（図２７）に比べ、分離部までの距離Ｗ
（図２８参照）をとる必要がない。
【００１９】従来のＰＮ接合による絶縁分離を行うトラ
ンジスタの大きさは図５であり、同一縮尺の図６に示さ
れるように本実施例の構成は機能を損なうことなく素子
を十分小さくでき、集積化に役立てることができる。
尚、本実施例では従来（図２７）のほぼ１／２．６１に
することができた。
ンジスタの大きさは図５であり、同一縮尺の図６に示さ
れるように本実施例の構成は機能を損なうことなく素子
を十分小さくでき、集積化に役立てることができる。
尚、本実施例では従来（図２７）のほぼ１／２．６１に
することができた。
【００２０】トランジスタのスイッチング時間は、図７
のような回路で測定でき、トランジスタのスイッチング
時間は、図８のｔｄ１で評価できる。図２７に示すよう
な従来方法のＰＮ接合分離ＮＰＮトランジスタのオフ→
オンのスイッチング時間の測定結果を図９に示す。又、
図３０に示す絶縁分離ＮＰＮトランジスタのオフ→オン
のスイッチング時間の測定結果を図１０に示す。さら
に、図１に示す本実施例の絶縁分離ＮＰＮトランジスタ
のオフ→オンのスイッチング時間の測定結果を図１１に
示す。
のような回路で測定でき、トランジスタのスイッチング
時間は、図８のｔｄ１で評価できる。図２７に示すよう
な従来方法のＰＮ接合分離ＮＰＮトランジスタのオフ→
オンのスイッチング時間の測定結果を図９に示す。又、
図３０に示す絶縁分離ＮＰＮトランジスタのオフ→オン
のスイッチング時間の測定結果を図１０に示す。さら
に、図１に示す本実施例の絶縁分離ＮＰＮトランジスタ
のオフ→オンのスイッチング時間の測定結果を図１１に
示す。
【００２１】オフ→オンの時間は、３つの構造のトラン
ジスタとも差はなくｔｄ１＝２．５ｎｓｅｃである。こ
の時間は２つある。１つは、エミッタ・ベース接合容量
を充電するに要する時間である。又、他の１つは、順方
向動作状態のエミッタ・ベース接合を介してベース領域
にキャリアが注入されベース領域にエミッタからコレク
タへのキャリアの移動が生じるが、この効果がコレクタ
電流に表れるまでのキャリア走行時間に伴う時間遅れで
ある。
ジスタとも差はなくｔｄ１＝２．５ｎｓｅｃである。こ
の時間は２つある。１つは、エミッタ・ベース接合容量
を充電するに要する時間である。又、他の１つは、順方
向動作状態のエミッタ・ベース接合を介してベース領域
にキャリアが注入されベース領域にエミッタからコレク
タへのキャリアの移動が生じるが、この効果がコレクタ
電流に表れるまでのキャリア走行時間に伴う時間遅れで
ある。
【００２２】これらは、主としてエミッタ，ベースの三
次元的形状に依存するため図９，１０，１１のように３
つの構造でｔｄ１に差が無いと考えられる。一方、図２
７に示すような従来方法のＰＮ接合分離ＮＰＮトランジ
スタのオン→オフのスイッチング時間の測定結果を図１
２に示す。又、図３０に示す絶縁分離ＮＰＮトランジス
タのオン→オフのスイッチング時間の測定結果を図１３
に示す。さらに、図１に示す本実施例の絶縁分離ＮＰＮ
トランジスタのオン→オフのステッチング時間の測定結
果を図１４を示す。
次元的形状に依存するため図９，１０，１１のように３
つの構造でｔｄ１に差が無いと考えられる。一方、図２
７に示すような従来方法のＰＮ接合分離ＮＰＮトランジ
スタのオン→オフのスイッチング時間の測定結果を図１
２に示す。又、図３０に示す絶縁分離ＮＰＮトランジス
タのオン→オフのスイッチング時間の測定結果を図１３
に示す。さらに、図１に示す本実施例の絶縁分離ＮＰＮ
トランジスタのオン→オフのステッチング時間の測定結
果を図１４を示す。
【００２３】オン→オフのときにおける図３０に示す絶
縁分離ＮＰＮトランジスタにおいては、エミッタ・ベー
ス接合容量の電荷はベース電極を通して放電され逆方向
動作状態になる。ベース領域，コレクタ領域の注入キャ
リアは、再結合によって消滅すると同時にエミッタ・ベ
ース接合の逆方向電流として掃き出され、これがコレク
タに流れる電流を減少させながら遮断領域に復帰する。
これが、絶縁分離のときの過程である。
縁分離ＮＰＮトランジスタにおいては、エミッタ・ベー
ス接合容量の電荷はベース電極を通して放電され逆方向
動作状態になる。ベース領域，コレクタ領域の注入キャ
リアは、再結合によって消滅すると同時にエミッタ・ベ
ース接合の逆方向電流として掃き出され、これがコレク
タに流れる電流を減少させながら遮断領域に復帰する。
これが、絶縁分離のときの過程である。
【００２４】このときのｔｄ１＝１１００ｎｓｅｃであ
る。これに対し、図２７に示すＰＮ接合分離トランジス
タでは、アイソレーション部のＰ型領域をコレクタとす
る寄生ＰＮＰトランジスタが動作している。ＮＰＮのオ
ンの時にはＮＰＮトランジスタのＰ型ベースを寄生トラ
ンジスタのエミッタとして動作しており、ＮＰＮトラン
ジスタのベース領域のエレクトロンと再結合するための
ホールは常に供給されている。このため、速やかに再結
合によって過剰エレクトロンを取り除くことができ、ｔ
ｄ１＝８０ｎｓｅｃと速くできる。
る。これに対し、図２７に示すＰＮ接合分離トランジス
タでは、アイソレーション部のＰ型領域をコレクタとす
る寄生ＰＮＰトランジスタが動作している。ＮＰＮのオ
ンの時にはＮＰＮトランジスタのＰ型ベースを寄生トラ
ンジスタのエミッタとして動作しており、ＮＰＮトラン
ジスタのベース領域のエレクトロンと再結合するための
ホールは常に供給されている。このため、速やかに再結
合によって過剰エレクトロンを取り除くことができ、ｔ
ｄ１＝８０ｎｓｅｃと速くできる。
【００２５】これと同様のことが、図１に示す本実施例
にも言える。つまり、Ｐ+ 過剰キャリア除去用拡散領域
９をコレクタとする寄生ＰＮＰトランジスタが動作して
いる。ＮＰＮトランジスタのオンの時にはＮＰＮトラン
ジスタのＰ型ベースを寄生トランジスタのエミッタとし
て動作しており、ＮＰＮトランジスタのベース領域のエ
レクトロンと再結合するためのホールは常に供給されて
いる。このため、速やかに再結合によって過剰エレクト
ロンを取り除くことができ、ｔｄ１＝９０ｎｓｅｃと速
くできる。
にも言える。つまり、Ｐ+ 過剰キャリア除去用拡散領域
９をコレクタとする寄生ＰＮＰトランジスタが動作して
いる。ＮＰＮトランジスタのオンの時にはＮＰＮトラン
ジスタのＰ型ベースを寄生トランジスタのエミッタとし
て動作しており、ＮＰＮトランジスタのベース領域のエ
レクトロンと再結合するためのホールは常に供給されて
いる。このため、速やかに再結合によって過剰エレクト
ロンを取り除くことができ、ｔｄ１＝９０ｎｓｅｃと速
くできる。
【００２６】即ち、絶縁分離トランジスタでも本実施例
のように、寄生ＰＮＰトランジスタを絶縁分離した島内
に複合的に形成することによりｔｄ１＝９０ｎｓｅｃと
スイッチング速度を速くできる。
のように、寄生ＰＮＰトランジスタを絶縁分離した島内
に複合的に形成することによりｔｄ１＝９０ｎｓｅｃと
スイッチング速度を速くできる。
【００２７】尚、図１に示す本実施例の素子は図３０の
素子に比べ１０〜１５μｍぐらい大きくなった。このよ
うに本実施例では、Ｐ- シリコン基板３と、Ｐ- シリコ
ン基板３上にシリコン酸化膜４（絶縁膜）を介して配置
され、Ｎ+ 層２（第１導電型の高濃度シリコン層）の上
にＮ- 層１６（第１導電型の低濃度シリコン層）が形成
された島１５と、島１５の外周部に形成されたシリコン
酸化膜５（絶縁層）と、島１５のＮ- 層１６に形成され
たＰ+ ベース領域８（第２導電型のベース領域）と、島
１５のＮ- 層１６に形成されたＮ+ エミッタ領域１０
（第１導電型のエミッタ領域）と、島のＮ- 層１６に形
成されたＮ+ コレクタ領域１１（第１導電型のコレクタ
領域）と、島１５のＮ- 層１６に形成され、一定電位が
印加されたＰ+ 過剰キャリア除去用拡散領域９（第２導
電型の過剰キャリア除去用拡散領域）とを備えた。よっ
て、バイパーラトランジスタがオンからオフになると
き、Ｐ+ 過剰キャリア除去用拡散領域９から過剰キャリ
アが除去され、スイッチング速度は速くなる。その結
果、高耐圧バイパーラトランジスタを小型化しつつトラ
ンジスタのスイッチング速度を劣化させないこととな
る。
素子に比べ１０〜１５μｍぐらい大きくなった。このよ
うに本実施例では、Ｐ- シリコン基板３と、Ｐ- シリコ
ン基板３上にシリコン酸化膜４（絶縁膜）を介して配置
され、Ｎ+ 層２（第１導電型の高濃度シリコン層）の上
にＮ- 層１６（第１導電型の低濃度シリコン層）が形成
された島１５と、島１５の外周部に形成されたシリコン
酸化膜５（絶縁層）と、島１５のＮ- 層１６に形成され
たＰ+ ベース領域８（第２導電型のベース領域）と、島
１５のＮ- 層１６に形成されたＮ+ エミッタ領域１０
（第１導電型のエミッタ領域）と、島のＮ- 層１６に形
成されたＮ+ コレクタ領域１１（第１導電型のコレクタ
領域）と、島１５のＮ- 層１６に形成され、一定電位が
印加されたＰ+ 過剰キャリア除去用拡散領域９（第２導
電型の過剰キャリア除去用拡散領域）とを備えた。よっ
て、バイパーラトランジスタがオンからオフになると
き、Ｐ+ 過剰キャリア除去用拡散領域９から過剰キャリ
アが除去され、スイッチング速度は速くなる。その結
果、高耐圧バイパーラトランジスタを小型化しつつトラ
ンジスタのスイッチング速度を劣化させないこととな
る。
【００２８】尚、この実施例の応用例としては、例え
ば、ＢｉＣＭＯＳに用いたり、Ｉ2 Ｌを含んだバイポー
ラＩＣに用いたり、ＰＮＰトランジスタに寄生ＰＮＰト
ランジスタを複合してスイッチング速度の低下を防いで
もよい。 （第２実施例）次に、第２実施例について第１実施例と
の相違点を中心に説明する。
ば、ＢｉＣＭＯＳに用いたり、Ｉ2 Ｌを含んだバイポー
ラＩＣに用いたり、ＰＮＰトランジスタに寄生ＰＮＰト
ランジスタを複合してスイッチング速度の低下を防いで
もよい。 （第２実施例）次に、第２実施例について第１実施例と
の相違点を中心に説明する。
【００２９】本実施例の半導体装置を図１５に示す。本
実施例では、表面電荷密度Ｑssの低い（１００）基板に
おいてパンチスルーによる耐圧劣化が問題となるのでそ
の対策を行ったものである。
実施例では、表面電荷密度Ｑssの低い（１００）基板に
おいてパンチスルーによる耐圧劣化が問題となるのでそ
の対策を行ったものである。
【００３０】図１５において、Ｎ- シリコン基板１とし
て（１００）基板を用いた場合に、Ｐ+ ベース領域８と
Ｐ+ 過剰キャリア除去用拡散領域９との間のＮ- 層１６
の上部のフィールド酸化膜７の上にポリシリコン電極１
２（空乏層抑制用電極）を配置している。又、このポリ
シリコン電極１２に対しＮ- 層１６以上の電位を印加し
ている。
て（１００）基板を用いた場合に、Ｐ+ ベース領域８と
Ｐ+ 過剰キャリア除去用拡散領域９との間のＮ- 層１６
の上部のフィールド酸化膜７の上にポリシリコン電極１
２（空乏層抑制用電極）を配置している。又、このポリ
シリコン電極１２に対しＮ- 層１６以上の電位を印加し
ている。
【００３１】よって、飽和領域においてはＮ- 層１６と
Ｐ+ 過剰キャリア除去用拡散領域９との間によりＮ- 層
１６側に空乏層が延びる。このため、Ｎ- 層１６とＰ+
過剰キャリア除去用拡散領域９との間の耐圧が低くなろ
うとするが、ポリシリコン電極１２により空乏層の延び
が抑制される。このため、高耐圧が維持できる。
Ｐ+ 過剰キャリア除去用拡散領域９との間によりＮ- 層
１６側に空乏層が延びる。このため、Ｎ- 層１６とＰ+
過剰キャリア除去用拡散領域９との間の耐圧が低くなろ
うとするが、ポリシリコン電極１２により空乏層の延び
が抑制される。このため、高耐圧が維持できる。
【００３２】尚、ポリシリコン電極１２の電位は、ベー
スとショートしたりトランジスタ配線以外の高電位の配
線から電位を与えてもよい。又、他の例の平面図を図１
７〜２１に示す。つまり、図１６に示す上記本実施例で
はポリシリコン電極１２に単独に電位を加えているが、
図１７に示すように、ポリシリコン電極１２をアルミ配
線材を用いてベースと接続してもよい。又、図１８に示
すように、ポリシリコン電極１２をベースまで延設して
もよい。さらに、図１９に示すように、ポリシリコン電
極１２をアルミ配線材を用いてコレクタと接続してもよ
い。又、図２０に示すように、ポリシリコン電極１２を
コレクタまで延設してもよい。さらに、図２１に示すよ
うに、ポリシリコン電極１２に対しベース端子を接近位
置に配置し、ポリシリコン電極１２とベース端子とをア
ルミ配線材を用いて接続してもよい。 （第３実施例）次に、第３実施例について第１実施例と
の相違点を中心に説明する。
スとショートしたりトランジスタ配線以外の高電位の配
線から電位を与えてもよい。又、他の例の平面図を図１
７〜２１に示す。つまり、図１６に示す上記本実施例で
はポリシリコン電極１２に単独に電位を加えているが、
図１７に示すように、ポリシリコン電極１２をアルミ配
線材を用いてベースと接続してもよい。又、図１８に示
すように、ポリシリコン電極１２をベースまで延設して
もよい。さらに、図１９に示すように、ポリシリコン電
極１２をアルミ配線材を用いてコレクタと接続してもよ
い。又、図２０に示すように、ポリシリコン電極１２を
コレクタまで延設してもよい。さらに、図２１に示すよ
うに、ポリシリコン電極１２に対しベース端子を接近位
置に配置し、ポリシリコン電極１２とベース端子とをア
ルミ配線材を用いて接続してもよい。 （第３実施例）次に、第３実施例について第１実施例と
の相違点を中心に説明する。
【００３３】本実施例の半導体装置を図２２に示す。本
実施例では、表面電荷密度Ｑssの低い（１００）基板に
おいてパンチスルーによる耐圧劣化が問題となるのでそ
の対策を行ったものである。
実施例では、表面電荷密度Ｑssの低い（１００）基板に
おいてパンチスルーによる耐圧劣化が問題となるのでそ
の対策を行ったものである。
【００３４】図２２において、ベース（Ｐ+ ベース領域
８）の電極１３をＰ+ 過剰キャリア除去用拡散領域９に
向かってＮ- 層１６の上部まで延設している。飽和領域
では、Ｐ+ 過剰キャリア除去用拡散領域９とＮ- 層１６
との間においてＰ+ 過剰キャリア除去用拡散領域９側に
空乏層が延びる。このため、Ｐ+ ベース領域８とＰ+ 過
剰キャリア除去用拡散領域９の間の耐圧が低くなろうと
するが、ベースの電極１３をＰ+ 過剰キャリア除去用拡
散領域９に向かってＮ- シリコン基板１の上部まで延設
しているので、Ｎ- 層１６に正電位が印加されることに
より、空乏層の延びが抑制される。このため、高耐圧が
維持できる。 （第４実施例）次に、第４実施例について第１実施例と
の相違点を中心に説明する。
８）の電極１３をＰ+ 過剰キャリア除去用拡散領域９に
向かってＮ- 層１６の上部まで延設している。飽和領域
では、Ｐ+ 過剰キャリア除去用拡散領域９とＮ- 層１６
との間においてＰ+ 過剰キャリア除去用拡散領域９側に
空乏層が延びる。このため、Ｐ+ ベース領域８とＰ+ 過
剰キャリア除去用拡散領域９の間の耐圧が低くなろうと
するが、ベースの電極１３をＰ+ 過剰キャリア除去用拡
散領域９に向かってＮ- シリコン基板１の上部まで延設
しているので、Ｎ- 層１６に正電位が印加されることに
より、空乏層の延びが抑制される。このため、高耐圧が
維持できる。 （第４実施例）次に、第４実施例について第１実施例と
の相違点を中心に説明する。
【００３５】図２３に示すように、Ｎ+ コネクタ領域１
１に隣接してＰ+ 過剰キャリア除去用拡散領域９が配置
され、Ｎ+ コネクタ領域１１とＰ+ 過剰キャリア除去用
拡散領域９とはアルミ電極により同電位になるよう接続
されている。
１に隣接してＰ+ 過剰キャリア除去用拡散領域９が配置
され、Ｎ+ コネクタ領域１１とＰ+ 過剰キャリア除去用
拡散領域９とはアルミ電極により同電位になるよう接続
されている。
【００３６】この構造により、ＮＰＮトランジスタが飽
和領域で動作中にはＰ+ 過剰キャリア除去用拡散領域９
とＰ+ ベース領域８の間で形成されるＰＮＰトランジス
タが動作し、Ｐ+ ベース領域８及びＮ+ コレクタ領域１
１中のホールを引き出すように働く。このため、ＮＰＮ
トランジスタが飽和領域で動作（オン）している状態か
らオフに至るスイッチング速度は向上する。又、活性領
域でＮＰＮトランジスタが動作している状態ではＰＮＰ
トランジスタは動作せずトランジスタ特性に影響を与え
ない。
和領域で動作中にはＰ+ 過剰キャリア除去用拡散領域９
とＰ+ ベース領域８の間で形成されるＰＮＰトランジス
タが動作し、Ｐ+ ベース領域８及びＮ+ コレクタ領域１
１中のホールを引き出すように働く。このため、ＮＰＮ
トランジスタが飽和領域で動作（オン）している状態か
らオフに至るスイッチング速度は向上する。又、活性領
域でＮＰＮトランジスタが動作している状態ではＰＮＰ
トランジスタは動作せずトランジスタ特性に影響を与え
ない。
【００３７】さらに、この構造では、図３０に示す絶縁
分離型素子に比べ、Ｐ+ 過剰キャリア除去用拡散領域９
を配置することにより、トランジスタの拡大は５〜１０
μｍ程度大きくなるにすぎない。 （第５実施例）次に、第５実施例について第２実施例と
の相違点を中心に説明する。
分離型素子に比べ、Ｐ+ 過剰キャリア除去用拡散領域９
を配置することにより、トランジスタの拡大は５〜１０
μｍ程度大きくなるにすぎない。 （第５実施例）次に、第５実施例について第２実施例と
の相違点を中心に説明する。
【００３８】図２５に示した第２実施例では、Ｐ+ ベー
ス領域８とＰ+ 過剰キャリア除去用拡散領域９との間の
耐圧を確保するためにフィールド酸化膜７上にポリシリ
コン電極１２を配置していた。これに対し、本実施例で
は、図２４に示すように、Ｎ + コレクタ領域１１に隣接
してＰ+ 過剰キャリア除去用拡散領域９を形成してい
る。このようにすると、Ｐ+ 過剰キャリア除去用拡散領
域９とＰ+ ベース領域８との間にコレクタ領域のＮ+ 領
域が存在することになり自動的にチャネルカットするこ
とができトランジスタサイズを小さくすることができ
る。 （第６実施例）次に、第６実施例について第２実施例と
の相違点を中心に説明する。
ス領域８とＰ+ 過剰キャリア除去用拡散領域９との間の
耐圧を確保するためにフィールド酸化膜７上にポリシリ
コン電極１２を配置していた。これに対し、本実施例で
は、図２４に示すように、Ｎ + コレクタ領域１１に隣接
してＰ+ 過剰キャリア除去用拡散領域９を形成してい
る。このようにすると、Ｐ+ 過剰キャリア除去用拡散領
域９とＰ+ ベース領域８との間にコレクタ領域のＮ+ 領
域が存在することになり自動的にチャネルカットするこ
とができトランジスタサイズを小さくすることができ
る。 （第６実施例）次に、第６実施例について第２実施例と
の相違点を中心に説明する。
【００３９】本実施例では、図２６に示すように、ＮＰ
Ｎトランジスタを有するトレンチ島以外にも例えば該Ｎ
ＰＮトランジスタを囲むように島を作り、その表面にＮ
+ 領域１４を形成している。そして、このＮ+ 領域１４
をハイレベル電位とし、ポリシリコン電極１２とＮ+ 領
域１４を電気的に接続する。このようにすることによ
り、ポリシリコン電極１２をハイレベル電位にするため
の特別な配線が必要なくなりチップサイズを小さくする
ことができる。
Ｎトランジスタを有するトレンチ島以外にも例えば該Ｎ
ＰＮトランジスタを囲むように島を作り、その表面にＮ
+ 領域１４を形成している。そして、このＮ+ 領域１４
をハイレベル電位とし、ポリシリコン電極１２とＮ+ 領
域１４を電気的に接続する。このようにすることによ
り、ポリシリコン電極１２をハイレベル電位にするため
の特別な配線が必要なくなりチップサイズを小さくする
ことができる。
【００４０】
【発明の効果】以上詳述したようにこの発明によれば、
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させなくできる優れた効
果を発揮する。
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させなくできる優れた効
果を発揮する。
【図１】第１実施例の半導体装置の断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】比較のためのＰＮ接合分離による半導体装置の
平面図である。
平面図である。
【図６】本実施例の半導体装置の平面図である。
【図７】スイッチング速度測定用の回路図である。
【図８】スイッチング速度測定用の信号波形図である。
【図９】スイッチング速度の測定結果を示す測定図であ
る。
る。
【図１０】スイッチング速度の測定結果を示す測定図で
ある。
ある。
【図１１】スイッチング速度の測定結果を示す測定図で
ある。
ある。
【図１２】スイッチング速度の測定結果を示す測定図で
ある。
ある。
【図１３】スイッチング速度の測定結果を示す測定図で
ある。
ある。
【図１４】スイッチング速度の測定結果を示す測定図で
ある。
ある。
【図１５】第２実施例の半導体装置の断面図である。
【図１６】半導体装置の平面図である。
【図１７】応用例の半導体装置の平面図である。
【図１８】応用例の半導体装置の平面図である。
【図１９】応用例の半導体装置の平面図である。
【図２０】応用例の半導体装置の平面図である。
【図２１】応用例の半導体装置の平面図である。
【図２２】第３実施例の半導体装置の断面図である。
【図２３】第４実施例の半導体装置の断面図である。
【図２４】第５実施例の半導体装置の平面図である。
【図２５】比較のための半導体装置の平面図である。
【図２６】第６実施例の半導体装置の断面図である。
【図２７】従来の半導体装置の断面図である。
【図２８】従来の半導体装置の平面図である。
【図２９】分離部との距離と耐圧との関係を示す特性図
である。
である。
【図３０】従来の半導体装置の断面図である。
【図３１】従来の半導体装置の平面図である。
２ Ｎ+ 層（第１導電型の高濃度シリコン層） ３ Ｐ- シリコン基板 ４ シリコン酸化膜（絶縁膜） ５ シリコン酸化膜（絶縁層） ７ 酸化膜（絶縁膜） ８ Ｐ+ ベース領域（第２導電型のベース領域） ９ Ｐ+ 過剰キャリア除去用拡散領域（第２導電型の過
剰キャリア除去用拡散領域） １０ Ｎ+ エミッタ領域（第１導電型のエミッタ領域） １１ Ｎ+ コレクタ領域（第１導電型のコレクタ領域） １２ ポリシリコン電極（空乏層抑制用電極） １５ 島 １６ Ｎ- 層（第１導電型の低濃度シリコン層）
剰キャリア除去用拡散領域） １０ Ｎ+ エミッタ領域（第１導電型のエミッタ領域） １１ Ｎ+ コレクタ領域（第１導電型のコレクタ領域） １２ ポリシリコン電極（空乏層抑制用電極） １５ 島 １６ Ｎ- 層（第１導電型の低濃度シリコン層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 昭二 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 (72)発明者 榊原 利夫 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内
Claims (3)
- 【請求項１】 シリコン基板と、 前記シリコン基板上に絶縁膜を介して配置され、第１導
電型の高濃度シリコン層の上に第１導電型の低濃度シリ
コン層が形成された島と、 前記島の外周部に形成された絶縁層と、 前記島の第１導電型の低濃度シリコン層に形成された第
２導電型のベース領域と、 前記島の第１導電型の低濃度シリコン層に形成された第
１導電型のエミッタ領域と、 前記島の第１導電型の低濃度シリコン層に形成された第
１導電型のコレクタ領域と、 前記島の第１導電型の低濃度シリコン層に形成され、一
定電位が印加された第２導電型の過剰キャリア除去用拡
散領域とを備えたことを特徴とする半導体装置。 - 【請求項２】 前記ベース領域と過剰キャリア除去用拡
散領域との間における前記島の第１導電型の低濃度シリ
コン層の表面に絶縁膜を介して空乏層抑制用電極を配置
し、空乏層抑制用電極に第１導電型の低濃度シリコン層
より大きな電位を印加してなる請求項１に記載の半導体
装置。 - 【請求項３】 前記ベース領域に対しコレクタ領域を挟
んで過剰キャリア除去用拡散領域を配置してなる請求項
１に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04965793A JP3818673B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
| EP94103618A EP0615287B1 (en) | 1993-03-10 | 1994-03-09 | Dielectric isolated bipolar transistor |
| DE69419331T DE69419331T2 (de) | 1993-03-10 | 1994-03-09 | Dielektrisch isolierter bipolarer Transistor |
| US08/547,740 US5592015A (en) | 1993-03-10 | 1995-10-26 | Dielectric isolated type semiconductor device provided with bipolar element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04965793A JP3818673B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267966A true JPH06267966A (ja) | 1994-09-22 |
| JP3818673B2 JP3818673B2 (ja) | 2006-09-06 |
Family
ID=12837261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04965793A Expired - Lifetime JP3818673B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5592015A (ja) |
| EP (1) | EP0615287B1 (ja) |
| JP (1) | JP3818673B2 (ja) |
| DE (1) | DE69419331T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426667B1 (en) | 1998-12-07 | 2002-07-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Bidirectional analog switch using two bipolar junction transistors which are both reverse connected or operating in the reverse or inverse mode |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| KR100854077B1 (ko) * | 2002-05-28 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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|---|---|
| JP3818673B2 (ja) | 2006-09-06 |
| EP0615287A2 (en) | 1994-09-14 |
| EP0615287A3 (en) | 1995-08-30 |
| DE69419331D1 (de) | 1999-08-12 |
| US5592015A (en) | 1997-01-07 |
| EP0615287B1 (en) | 1999-07-07 |
| DE69419331T2 (de) | 2000-04-13 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A521 | Written amendment |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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