JPH04317336A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04317336A JPH04317336A JP8422391A JP8422391A JPH04317336A JP H04317336 A JPH04317336 A JP H04317336A JP 8422391 A JP8422391 A JP 8422391A JP 8422391 A JP8422391 A JP 8422391A JP H04317336 A JPH04317336 A JP H04317336A
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、パワー素子との集積化
に適したバイポーラ型半導体装置とその製造方法に関す
る。
に適したバイポーラ型半導体装置とその製造方法に関す
る。
【０００３】
【従来の技術】高耐圧，大電流のパワー素子は、これを
駆動するための駆動回路や保護回路を１チップ上に集積
したパワー集積回路とすることがこれからの主流になり
つつある。この場合、駆動回路や保護回路を構成する素
子を如何にしてパワー素子と分離するかが大きな問題に
なる。
駆動するための駆動回路や保護回路を１チップ上に集積
したパワー集積回路とすることがこれからの主流になり
つつある。この場合、駆動回路や保護回路を構成する素
子を如何にしてパワー素子と分離するかが大きな問題に
なる。
【０００４】バイポーラ集積回路では従来より、ｐｎ接
合分離が用いられている。しかしながら、活性層厚みが
大きいと、分離領域面積が大きいものとなり、チップ面
積の有効利用ができなくなる。またｐｎ接合分離ではリ
ーク電流が無視できず、信頼性が問題になる。
合分離が用いられている。しかしながら、活性層厚みが
大きいと、分離領域面積が大きいものとなり、チップ面
積の有効利用ができなくなる。またｐｎ接合分離ではリ
ーク電流が無視できず、信頼性が問題になる。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
ｐｎ接合分離によるバイポーラ集積回路は、無駄な面積
が大きくなり、信頼性も十分ではないといった問題があ
った。
ｐｎ接合分離によるバイポーラ集積回路は、無駄な面積
が大きくなり、信頼性も十分ではないといった問題があ
った。
【０００６】本発明はこの様な問題を解決して、チップ
面積の有効利用が図られ、十分な信頼性が得られるバイ
ポーラ型半導体装置とその製造方法を提供することを目
的とする。
面積の有効利用が図られ、十分な信頼性が得られるバイ
ポーラ型半導体装置とその製造方法を提供することを目
的とする。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】本発明に係るバイポーラ
型半導体装置は、半導体基板上に絶縁膜を介して形成さ
れた低不純物濃度コレクタ層となる第１導電型活性層を
有し、この活性層に絶縁膜に達する深さに第２導電型ベ
ース層が形成され、このベース層内に第１導電型エミッ
タ層が形成され、ベース層から所定距離離れて第１導電
型の高不純物濃度コレクタ層が形成された横型構造を有
することを特徴とする。
型半導体装置は、半導体基板上に絶縁膜を介して形成さ
れた低不純物濃度コレクタ層となる第１導電型活性層を
有し、この活性層に絶縁膜に達する深さに第２導電型ベ
ース層が形成され、このベース層内に第１導電型エミッ
タ層が形成され、ベース層から所定距離離れて第１導電
型の高不純物濃度コレクタ層が形成された横型構造を有
することを特徴とする。
【０００９】本発明に係るバイポーラ型半導体装置の製
造方法は、上述のような横型構造のバイポーラ素子を形
成するに際して、ベース層とエミッタ層とを二重拡散法
を用いて自己整合された状態で形成することを特徴とす
る。
造方法は、上述のような横型構造のバイポーラ素子を形
成するに際して、ベース層とエミッタ層とを二重拡散法
を用いて自己整合された状態で形成することを特徴とす
る。
【００１０】
【作用】本発明によるバイポーラ型半導体装置は、誘電
体分離構造でかつ横型とすることにより、分離領域面積
は小さいものとなり、また高い信頼性が得られる。特に
、誘電体分離構造のパワー素子と一体的に集積するパワ
ー集積回路として有用である。
体分離構造でかつ横型とすることにより、分離領域面積
は小さいものとなり、また高い信頼性が得られる。特に
、誘電体分離構造のパワー素子と一体的に集積するパワ
ー集積回路として有用である。
【００１１】本発明の方法によれば、ベース層とエミッ
タ層の形成に二重拡散法を適用することによって、横型
バイポーラ素子の狭いベース幅を高精度に、かつ簡単に
実現することができる。
タ層の形成に二重拡散法を適用することによって、横型
バイポーラ素子の狭いベース幅を高精度に、かつ簡単に
実現することができる。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は、本発明の第１の実施例に係るバイ
ポーラ型半導体装置を示す。単結晶または多結晶のシリ
コン基板１上に分離用絶縁膜である１μｍ 程度の厚い
シリコン酸化膜２を介して、低不純物濃度コレクタ層と
して用いられるｎ− 型シリコン活性層３が形成された
誘電体分離基板が用いられている。ｎ− 型シリコン活
性層３は例えば、２μｍ 程度の薄いものとする。
ポーラ型半導体装置を示す。単結晶または多結晶のシリ
コン基板１上に分離用絶縁膜である１μｍ 程度の厚い
シリコン酸化膜２を介して、低不純物濃度コレクタ層と
して用いられるｎ− 型シリコン活性層３が形成された
誘電体分離基板が用いられている。ｎ− 型シリコン活
性層３は例えば、２μｍ 程度の薄いものとする。
【００１４】この様な誘電体分離基板は、少なくとも一
方の基板に酸化膜が形成された２枚の単結晶シリコン基
板の直接接着法、ＳＩＭＯＸ法、素子領域となる単結晶
シリコン基板に酸化膜を介して多結晶シリコンを堆積す
る方法、等により得ることができる。
方の基板に酸化膜が形成された２枚の単結晶シリコン基
板の直接接着法、ＳＩＭＯＸ法、素子領域となる単結晶
シリコン基板に酸化膜を介して多結晶シリコンを堆積す
る方法、等により得ることができる。
【００１５】この様な誘電体分離基板のｎ− 型活性層
３が、この実施例の場合シリコン酸化膜４によって横方
向にも分離されて、島状の素子領域が形成されている。 このように分離された素子領域のｎ− 型活性層３内に
、ｐ型ベース層６が拡散形成され、このｐ型ベース層５
から所定距離離れて高不純物濃度のｎ＋ 型コレクタ層
７が拡散形成されている。ｐ型ベース層５内にｎ＋ 型
エミッタ層６が拡散形成されている。ｐ型ベース層５は
、酸化膜２に達する深さに形成されている。
３が、この実施例の場合シリコン酸化膜４によって横方
向にも分離されて、島状の素子領域が形成されている。 このように分離された素子領域のｎ− 型活性層３内に
、ｐ型ベース層６が拡散形成され、このｐ型ベース層５
から所定距離離れて高不純物濃度のｎ＋ 型コレクタ層
７が拡散形成されている。ｐ型ベース層５内にｎ＋ 型
エミッタ層６が拡散形成されている。ｐ型ベース層５は
、酸化膜２に達する深さに形成されている。
【００１６】拡散層が形成された基板表面は酸化膜８で
覆われ、これにコンタクト孔が開けられて、エミッタ電
極９，ベース電極１０およびコレクタ電極１１が形成さ
れている。
覆われ、これにコンタクト孔が開けられて、エミッタ電
極９，ベース電極１０およびコレクタ電極１１が形成さ
れている。
【００１７】この実施例によれば、同じ誘電体分離基板
の他の島領域のｎ− 型活性層に電力用の高耐圧素子を
形成して、これとは確実に電気的分離がなされたｎｐｎ
トランジスタが得られる。横方向の素子分離に用いてい
る酸化膜４は、例えば溝を形成してＣＶＤ法で埋め込ん
でもよいし、ＬＯＣＯＳ法で形成してもよい。いずれの
方法でも、ｎ− 型活性層３が２μｍ 程度の薄いもの
であれば、それ程の面積を必要としない。
の他の島領域のｎ− 型活性層に電力用の高耐圧素子を
形成して、これとは確実に電気的分離がなされたｎｐｎ
トランジスタが得られる。横方向の素子分離に用いてい
る酸化膜４は、例えば溝を形成してＣＶＤ法で埋め込ん
でもよいし、ＬＯＣＯＳ法で形成してもよい。いずれの
方法でも、ｎ− 型活性層３が２μｍ 程度の薄いもの
であれば、それ程の面積を必要としない。
【００１８】またこの実施例では、ｐ型ベース層５が酸
化膜２に達する深さに形成されている。このため、コレ
クタ・ベース間に大きな逆バイアスが印加された時、縦
方向には、この印加電圧はすべて酸化膜２にかかること
になる。したがって高耐圧特性が得られる。横方向の耐
圧については、ｎ− 型活性層３を十分低不純物濃度と
して、ｐ型ベース層５とｎ＋ 型コレクタ層７間の距離
を選ぶことにより、十分な高耐圧特性が得られる。
化膜２に達する深さに形成されている。このため、コレ
クタ・ベース間に大きな逆バイアスが印加された時、縦
方向には、この印加電圧はすべて酸化膜２にかかること
になる。したがって高耐圧特性が得られる。横方向の耐
圧については、ｎ− 型活性層３を十分低不純物濃度と
して、ｐ型ベース層５とｎ＋ 型コレクタ層７間の距離
を選ぶことにより、十分な高耐圧特性が得られる。
【００１９】さらにこの実施例では、横型のバイポーラ
・トランジスタとなっているから、ｎ− 型活性層３の
厚み方向全域にわたってキャリアが流れることができ、
大電流が流れた時にも低いオン電圧が得られる。
・トランジスタとなっているから、ｎ− 型活性層３の
厚み方向全域にわたってキャリアが流れることができ、
大電流が流れた時にも低いオン電圧が得られる。
【００２０】なお、横方向の素子分離については、ｐｎ
接合分離であってもよい。活性層が薄ければ、横方向に
ｐｎ接合分離を用いても分離領域の面積は非常に小さく
、また従来のように全体をｐｎ接合分離する場合に比べ
てリーク電流は無視できる程度に小さくできる。この意
味で、図１の構造に比べて薄い活性層を持つ図２の構造
の方が、横方向ｐｎ接合分離構造は有用である。
接合分離であってもよい。活性層が薄ければ、横方向に
ｐｎ接合分離を用いても分離領域の面積は非常に小さく
、また従来のように全体をｐｎ接合分離する場合に比べ
てリーク電流は無視できる程度に小さくできる。この意
味で、図１の構造に比べて薄い活性層を持つ図２の構造
の方が、横方向ｐｎ接合分離構造は有用である。
【００２１】以下に説明する実施例についても、横方向
の素子分離については、溝形成による方法、ＬＯＣＯＳ
法，ｐｎ接合分離等、いずれを用いることもできる。
の素子分離については、溝形成による方法、ＬＯＣＯＳ
法，ｐｎ接合分離等、いずれを用いることもできる。
【００２２】図２は、本発明の第２の実施例である。こ
の実施例は、第１の実施例を僅かに変形したものである
。ｎ− 型シリコン活性層３は、第１の実施例よりも薄
く形成されおり、ｎ＋ 型エミッタ層６およびｎ＋ 型
コレクタ層７が共に底部の酸化膜２に接する深さに形成
されている。
の実施例は、第１の実施例を僅かに変形したものである
。ｎ− 型シリコン活性層３は、第１の実施例よりも薄
く形成されおり、ｎ＋ 型エミッタ層６およびｎ＋ 型
コレクタ層７が共に底部の酸化膜２に接する深さに形成
されている。
【００２３】図２の断面では、ｎ＋ 型エミッタ層６が
酸化膜２に達する深さに形成されているために、ｐ型ベ
ース層５のコレクタ層に接する部分とベース電極１０が
形成された部分が分断された形になっているが、これは
図３のようなレイアウトを採用することにより、ベース
電流の供給に不都合が生じることはない。
酸化膜２に達する深さに形成されているために、ｐ型ベ
ース層５のコレクタ層に接する部分とベース電極１０が
形成された部分が分断された形になっているが、これは
図３のようなレイアウトを採用することにより、ベース
電流の供給に不都合が生じることはない。
【００２４】図３に示すようにｐ型ベース層５内にｎ＋
型エミッタ層６が形成され、ベース電極１０は、エミ
ッタ層６のコレクタに対向する側が開放したコの字状パ
ターンをなして、エミッタ層６を３方から取り囲むよう
に形成されている。
型エミッタ層６が形成され、ベース電極１０は、エミ
ッタ層６のコレクタに対向する側が開放したコの字状パ
ターンをなして、エミッタ層６を３方から取り囲むよう
に形成されている。
【００２５】なお図３のレイアウトは、図１の実施例の
構造に対しても有効である。
構造に対しても有効である。
【００２６】図４は、本発明の第３の実施例である。こ
の実施例はｐｎｐトランジスタの場合であって、先の実
施例と逆導電型のｐ− 型シリコン活性層２１が用いら
れ、これにｎ型ベース層２が形成され、このｎ型ベース
層２から所定距離離れたｐ＋ 型コレクタ層２４が形成
され、ｎ型ベース層２内にｐ＋ 型エミッタ層２３が形
成されている。
の実施例はｐｎｐトランジスタの場合であって、先の実
施例と逆導電型のｐ− 型シリコン活性層２１が用いら
れ、これにｎ型ベース層２が形成され、このｎ型ベース
層２から所定距離離れたｐ＋ 型コレクタ層２４が形成
され、ｎ型ベース層２内にｐ＋ 型エミッタ層２３が形
成されている。
【００２７】図５は、本発明の第４の実施例であり、第
２の実施例と同様にｐ− 型シリコン活性層２１が薄く
、ｐ＋ 型エミッタ層２３およびｐ＋ 型コレクタ層２
４が酸化膜２に達する深さに形成されている。
２の実施例と同様にｐ− 型シリコン活性層２１が薄く
、ｐ＋ 型エミッタ層２３およびｐ＋ 型コレクタ層２
４が酸化膜２に達する深さに形成されている。
【００２８】図５の実施例の場合も、図３に示したと同
様のレイアウトが必要になる。
様のレイアウトが必要になる。
【００２９】図６は、本発明の第５の実施例のレイアウ
トである。これは、第１或いは第２の実施例のｎｐｎト
ランジスタ領域を、エミッタ側でコレクタ側より幅広に
形成した実施例である。
トである。これは、第１或いは第２の実施例のｎｐｎト
ランジスタ領域を、エミッタ側でコレクタ側より幅広に
形成した実施例である。
【００３０】この実施例によれば、コレクタ・ベース間
逆バイアス時の空乏層の終端部での電界集中が緩和され
て、より高耐圧特性が得られる。
逆バイアス時の空乏層の終端部での電界集中が緩和され
て、より高耐圧特性が得られる。
【００３１】図７は、本発明の第６の実施例である。こ
れは、第２の実施例のｎｐｎトランジスタＴｎ と第４
の実施例のｐｎｐトランジスタＴｐ を同一基板上に集
積形成した実施例である。各素子領域のｎ− 型シリコ
ン活性層３，ｐ− 型シリコン活性層２１は、もともと
共通の高抵抗シリコン層にｎ型不純物，ｐ型不純物をド
ープする事により得られる。各素子領域のシリコン層は
この実施例では底部酸化膜２に達する溝２５により横方
向に分離され、この分離領域にシリコン酸化膜２６が埋
め込まれている。
れは、第２の実施例のｎｐｎトランジスタＴｎ と第４
の実施例のｐｎｐトランジスタＴｐ を同一基板上に集
積形成した実施例である。各素子領域のｎ− 型シリコ
ン活性層３，ｐ− 型シリコン活性層２１は、もともと
共通の高抵抗シリコン層にｎ型不純物，ｐ型不純物をド
ープする事により得られる。各素子領域のシリコン層は
この実施例では底部酸化膜２に達する溝２５により横方
向に分離され、この分離領域にシリコン酸化膜２６が埋
め込まれている。
【００３２】図８は、本発明の第７の実施例である。こ
の実施例は、第２の実施例のｎｐｎトランジスタＴｎ
とｎチャネルＭＯＳトランジスタＱｎ を同一基板上に
集積形成したものである。
の実施例は、第２の実施例のｎｐｎトランジスタＴｎ
とｎチャネルＭＯＳトランジスタＱｎ を同一基板上に
集積形成したものである。
【００３３】ＭＯＳトランジスタＱｎ は、ｎ− 型シ
リコン活性層３にｐ型ベース層５が拡散形成され、この
ｐ型ベース層５内にｎ＋ 型ソース層２７が拡散形成さ
れ、ｐ型ベース層５から所定距離離れてｎ＋ 型ドレイ
ン層２８が拡散形成されている。ｐ型ベース層５のｎ＋
型ソース層２７とｎ− 型シリコン活性層３により挟
まれた領域上に、ゲート酸化膜３１を介して多結晶シリ
コン・ゲート電極３２が形成されている。実際の製造工
程では、ゲート電極３２が形成された後に、これをマス
クの一部として用いた二重拡散法によって、ｐ型ベース
層５とｎ＋ 型ソース層２７が形成される。
リコン活性層３にｐ型ベース層５が拡散形成され、この
ｐ型ベース層５内にｎ＋ 型ソース層２７が拡散形成さ
れ、ｐ型ベース層５から所定距離離れてｎ＋ 型ドレイ
ン層２８が拡散形成されている。ｐ型ベース層５のｎ＋
型ソース層２７とｎ− 型シリコン活性層３により挟
まれた領域上に、ゲート酸化膜３１を介して多結晶シリ
コン・ゲート電極３２が形成されている。実際の製造工
程では、ゲート電極３２が形成された後に、これをマス
クの一部として用いた二重拡散法によって、ｐ型ベース
層５とｎ＋ 型ソース層２７が形成される。
【００３４】ソース電極３３は、ｎ＋ 型ソース層２７
とｐ型ベース層６に同時にコンタクトして形成され、ｎ
＋ 型ドレイン層２８にコンタクトしてドレイン電極３
４が形成されている。
とｐ型ベース層６に同時にコンタクトして形成され、ｎ
＋ 型ドレイン層２８にコンタクトしてドレイン電極３
４が形成されている。
【００３５】この実施例では、ｎ＋ 型ソース層２７お
よびｎ＋ 型ドレイン層２８が底部酸化膜２に接してい
る。 したがってゲート電極３２下のｐ型ベース層５の電位を
フローティングにしないためには、このＭＯＳトランジ
スタ領域も、拡散層レイアウトについては図３の実施例
と同様とすることが必要である。
よびｎ＋ 型ドレイン層２８が底部酸化膜２に接してい
る。 したがってゲート電極３２下のｐ型ベース層５の電位を
フローティングにしないためには、このＭＯＳトランジ
スタ領域も、拡散層レイアウトについては図３の実施例
と同様とすることが必要である。
【００３６】ｎｐｎトランジスタＴｎ は第２の実施例
と基本的に同様であるが、ベース層５のｎ＋ 型エミッ
タ層６とｎ− 型シリコン活性層３により挟まれた領域
上には酸化膜３５を介して多結晶シリコン電極３６が形
成されている。これは、ＭＯＳトランジスタＱｎ と同
様に、多結晶シリコン電極３６をマスクの一部として用
いた二重拡散法によって、ｐ型ベース層５とｎ＋ 型エ
ミッタ層６を自己整合的に形成するためである。
と基本的に同様であるが、ベース層５のｎ＋ 型エミッ
タ層６とｎ− 型シリコン活性層３により挟まれた領域
上には酸化膜３５を介して多結晶シリコン電極３６が形
成されている。これは、ＭＯＳトランジスタＱｎ と同
様に、多結晶シリコン電極３６をマスクの一部として用
いた二重拡散法によって、ｐ型ベース層５とｎ＋ 型エ
ミッタ層６を自己整合的に形成するためである。
【００３７】多結晶シリコン電極３６はエミッタ電極９
と接続されている。これにより、ｐ型ベース層５の表面
電位の安定化が図られる。
と接続されている。これにより、ｐ型ベース層５の表面
電位の安定化が図られる。
【００３８】横方向の素子分離構造は、図７の実施例と
同様である。
同様である。
【００３９】図から明らかなようにこの実施例によれば
、プロセスの多くを共通化してバイポーラトランジスタ
とＭＯＳトランジスタを集積形成することができる。
、プロセスの多くを共通化してバイポーラトランジスタ
とＭＯＳトランジスタを集積形成することができる。
【００４０】なお図８において、ｎチャネルＭＯＳトラ
ンジスタＱｎ に代って、同様の構造で各部の導電型を
逆にしたｐチャネルＭＯＳトランジスタを形成すること
も容易に可能である。
ンジスタＱｎ に代って、同様の構造で各部の導電型を
逆にしたｐチャネルＭＯＳトランジスタを形成すること
も容易に可能である。
【００４１】図９は、本発明の第８の実施例である。こ
れは、図２の実施例を発展させてより高耐圧化を図った
ものである。図２の実施例と同様の誘電体分離基板を用
いて、ｎ− 型シリコン層３に、薄い酸化膜４１１ ，
４１２ を介して形成された多結晶シリコン電極４２１
，４２２ をマスクの一部として用いて、エミッタ側
は二重拡散法によってｐ型ベース層５とｎ＋ 型エミッ
タ層６が形成され、コレクタ側はエミッタ層６と同時に
ｎ＋ 型コレクタ層７が形成されている。
れは、図２の実施例を発展させてより高耐圧化を図った
ものである。図２の実施例と同様の誘電体分離基板を用
いて、ｎ− 型シリコン層３に、薄い酸化膜４１１ ，
４１２ を介して形成された多結晶シリコン電極４２１
，４２２ をマスクの一部として用いて、エミッタ側
は二重拡散法によってｐ型ベース層５とｎ＋ 型エミッ
タ層６が形成され、コレクタ側はエミッタ層６と同時に
ｎ＋ 型コレクタ層７が形成されている。
【００４２】ｐ型ベース層５とｎ＋ 型コレクタ層７の
間のｎ− 型シリコン活性層３上には比較的厚いシリコ
ン酸化膜４４が形成され、この上にＳＩＰＯＳ等の高抵
抗体膜４５が形成されている。高抵抗体膜４５は、多結
晶シリコン電極４２１ ，４２２ 間に跨って配設され
ている。 エミッタ電極９は多結晶シリコン電極４２１ に接続さ
れ、コレクタ電極１１は多結晶シリコン電極４２２ に
接続されている。
間のｎ− 型シリコン活性層３上には比較的厚いシリコ
ン酸化膜４４が形成され、この上にＳＩＰＯＳ等の高抵
抗体膜４５が形成されている。高抵抗体膜４５は、多結
晶シリコン電極４２１ ，４２２ 間に跨って配設され
ている。 エミッタ電極９は多結晶シリコン電極４２１ に接続さ
れ、コレクタ電極１１は多結晶シリコン電極４２２ に
接続されている。
【００４３】この実施例によれば、コレクタ・ベース間
に逆バイアスが印加されたとき、高抵抗体膜４５内に一
様の電位分布が形成され、これによってその下のｎ−
型シリコン活性層３にも横方向に一様な電位分布が形成
される。この結果、優れた高耐圧特性が得られる。
に逆バイアスが印加されたとき、高抵抗体膜４５内に一
様の電位分布が形成され、これによってその下のｎ−
型シリコン活性層３にも横方向に一様な電位分布が形成
される。この結果、優れた高耐圧特性が得られる。
【００４４】図１０は、本発明の第９の実施例である。
これは、図９の実施例を変形したもので、活性層の下の
酸化膜２との間にも、ＳＩＰＯＳ等の高抵抗体膜４７が
配設されている。
酸化膜２との間にも、ＳＩＰＯＳ等の高抵抗体膜４７が
配設されている。
【００４５】図１１は、本発明の第１０の実施例である
。これは、図１０の実施例を変形したもので、底部の高
抵抗体膜４７と活性層の間にシリコン酸化膜４８が形成
されており、高抵抗体膜４７の端部がコレクタ層７，ベ
ース層５とそれぞれコンタクトしている。
。これは、図１０の実施例を変形したもので、底部の高
抵抗体膜４７と活性層の間にシリコン酸化膜４８が形成
されており、高抵抗体膜４７の端部がコレクタ層７，ベ
ース層５とそれぞれコンタクトしている。
【００４６】これら図１０および図１１の実施例によれ
ば、図９のそれよりさらに高耐圧特性が得られる。
ば、図９のそれよりさらに高耐圧特性が得られる。
【００４７】次に、多結晶シリコン・ベース電極を用い
た、電力用集積回路に混載する低耐圧用バイポーラ素子
として有用な実施例を説明する。
た、電力用集積回路に混載する低耐圧用バイポーラ素子
として有用な実施例を説明する。
【００４８】図１２は、その様な第１１の実施例のバイ
ポーラ素子である。これまでの実施例と同様に、基板１
上に酸化膜２により分離された薄い高抵抗ｐ− 型活性
層２１が形成され、ＬＯＣＯＳ法等による横方向分離の
酸化膜４が形成されて、素子領域が完全に誘電体分離さ
れている。活性層２１上には多結晶シリコンによるベー
ス電極５１が形成されている。ベース電極５１の幅は例
えば、１μｍ 程度の小さいものとする。ベース電極５
１の表面はＣＶＤ等による酸化膜５２で覆われ、ベース
電極５１を挟んでｎ＋ 型のエミッタ層６およびコレク
タ層７が、底部酸化膜２に達する深さをもって形成され
ている。
ポーラ素子である。これまでの実施例と同様に、基板１
上に酸化膜２により分離された薄い高抵抗ｐ− 型活性
層２１が形成され、ＬＯＣＯＳ法等による横方向分離の
酸化膜４が形成されて、素子領域が完全に誘電体分離さ
れている。活性層２１上には多結晶シリコンによるベー
ス電極５１が形成されている。ベース電極５１の幅は例
えば、１μｍ 程度の小さいものとする。ベース電極５
１の表面はＣＶＤ等による酸化膜５２で覆われ、ベース
電極５１を挟んでｎ＋ 型のエミッタ層６およびコレク
タ層７が、底部酸化膜２に達する深さをもって形成され
ている。
【００４９】図１３（ａ） 〜（ｄ） は、図１２の素
子の製造工程である。（ａ） に示すように、シリコン
基板１上に酸化膜２を介して５μｍ 程度の薄いｐ−
型シリコン活性層２１を形成する。次に（ｂ） に示す
ように、ＬＯＣＯＳ法等によって、横方向の素子分離を
行う酸化膜４を形成する。こうして分離された素子領域
に、（ｃ） に示すように多結晶シリコン膜を堆積しパ
ターニングしてベース電極５１を形成する。ベース電極
５１の表面は酸化膜５２で覆う。その後、燐または砒素
等をイオン注入し拡散して、ベース電極５１に自己整合
されたエミッタ層６およびコレクタ層７を形成する。
子の製造工程である。（ａ） に示すように、シリコン
基板１上に酸化膜２を介して５μｍ 程度の薄いｐ−
型シリコン活性層２１を形成する。次に（ｂ） に示す
ように、ＬＯＣＯＳ法等によって、横方向の素子分離を
行う酸化膜４を形成する。こうして分離された素子領域
に、（ｃ） に示すように多結晶シリコン膜を堆積しパ
ターニングしてベース電極５１を形成する。ベース電極
５１の表面は酸化膜５２で覆う。その後、燐または砒素
等をイオン注入し拡散して、ベース電極５１に自己整合
されたエミッタ層６およびコレクタ層７を形成する。
【００５０】この様にしてこの実施例によれば、誘電体
分離された薄い活性層内に、エミッタとコレクタがベー
ス電極に自己整合されたバイポーラ・トランジスタが得
られる。ベース電極４１の幅を１μｍ 或いはそれ以下
と小さくすることにより、低耐圧で高周波特性に優れた
素子が得られる。
分離された薄い活性層内に、エミッタとコレクタがベー
ス電極に自己整合されたバイポーラ・トランジスタが得
られる。ベース電極４１の幅を１μｍ 或いはそれ以下
と小さくすることにより、低耐圧で高周波特性に優れた
素子が得られる。
【００５１】図１４は、図１２を変形した実施例である
。この実施例では、ベース電極５１下の活性層２１とエ
ミッタ層６の間にｐ型ベース層５３を形成している。
。この実施例では、ベース電極５１下の活性層２１とエ
ミッタ層６の間にｐ型ベース層５３を形成している。
【００５２】図１５は、さらに図１４を変形した実施例
である。この実施例では、ｐ− 型活性層２１に代って
ｎ− 型活性層３を用いている。
である。この実施例では、ｐ− 型活性層２１に代って
ｎ− 型活性層３を用いている。
【００５３】図１６は、誘電体分離されたｎｐｎトラン
ジスタＴｎ とｐｎｐトランジスタＴｐ を同一基板上
に集積形成した実施例を示している。
ジスタＴｎ とｐｎｐトランジスタＴｐ を同一基板上
に集積形成した実施例を示している。
【００５４】以上に説明した多結晶シリコン・ベース電
極を持つ横型のバイポーラトランジスタは、ベース電極
が活性層にコンタクトしており、同様のベース電極構造
は先に説明した第１〜第１０の実施例にも適用すること
ができる。
極を持つ横型のバイポーラトランジスタは、ベース電極
が活性層にコンタクトしており、同様のベース電極構造
は先に説明した第１〜第１０の実施例にも適用すること
ができる。
【００５５】
【発明の効果】以上説明したように本発明によれば、高
耐圧素子との集積化に適した誘電体分離構造薄い活性層
を持ち、分離領域の面積が小さく、かつ分離特性も優れ
ているバイポーラ型半導体装置を提供することができる
。
耐圧素子との集積化に適した誘電体分離構造薄い活性層
を持ち、分離領域の面積が小さく、かつ分離特性も優れ
ているバイポーラ型半導体装置を提供することができる
。
【図１】本発明の第１の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図２】本発明の第２の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図３】同実施例のレイアウト図。
【図４】本発明の第３の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図５】本発明の第４の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図６】本発明の第５の実施例のバイポーラ型半導体装
置を示すレイアウト図。
置を示すレイアウト図。
【図７】本発明の第６の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図８】本発明の第７の実施例のバイポーラ・トランジ
スタ部とＭＯＳトランジスタ部の断面図。
スタ部とＭＯＳトランジスタ部の断面図。
【図９】本発明の第８の実施例のバイポーラ型半導体装
置を示す断面図。
置を示す断面図。
【図１０】本発明の第９の実施例のバイポーラ型半導体
装置を示す断面図。
装置を示す断面図。
【図１１】本発明の第１０の実施例のバイポーラ型半導
体装置を示す断面図。
体装置を示す断面図。
【図１２】本発明の第１１の実施例のバイポーラ型半導
体装置を示す断面図。
体装置を示す断面図。
【図１３】図１２の素子の製造工程を示す断面図。
【図１４】図１２を変形した実施例のバイポーラ型半導
体装置を示す断面図。
体装置を示す断面図。
【図１５】図１４を変形した実施例のバイポーラ型半導
体装置を示す断面図。
体装置を示す断面図。
【図１６】ｎｐｎトランジスタとｐｎｐトランジスタを
集積した実施例を示す断面図。
集積した実施例を示す断面図。
１…シリコン基板、
２…シリコン酸化膜、
３…ｎ− 型シリコン活性層、
４…シリコン酸化膜、
５…ｐ型ベース層、
６…ｎ＋ 型エミッタ層、
７…ｎ＋ 型コレクタ層、
８…シリコン酸化膜、
９…エミッタ電極、
１０…ベース電極、
１１…コレクタ電極、
２１…ｐ− 型シリコン活性層、
２２…ｎ型ベース層、
２３…ｐ＋ 型エミッタ層、
２４…ｐ＋ 型コレクタ層。
Claims (3)
- 【請求項１】半導体基板と、前記基板上に絶縁膜を介し
て形成された低不純物濃度コレクタ層となる第１導電型
活性層と、前記活性層に前記絶縁膜に達する深さに形成
された第２導電型ベース層と、前記活性層に前記ベース
層から定距離離れて形成された第１導電型の高不純物濃
度コレクタ層と、前記ベース層内に形成された第１導電
型エミッタ層と、を備えたことを特徴とする半導体装置
。 - 【請求項２】半導体基板と、前記基板上に絶縁膜を介し
て形成された低不純物濃度コレクタ層となる第１導電型
活性層と、前記活性層に前記絶縁膜に達する深さに形成
された第２導電型ベース層と、前記活性層に前記ベース
層から定距離離れて形成された第１導電型の高不純物濃
度コレクタ層と、前記ベース層の前記高不純物濃度コレ
クタ層に対向する側の端部に偏在させて形成された第１
導電型エミッタ層と、前記ベース層に形成されて、前記
高不純物濃度コレクタ層に対向する側が開放したコの字
形をなして前記エミッタ層を取囲むベース電極と、前記
エミッタ層に形成されたエミッタと、前記高不純物濃度
コレクタ層に形成されたコレクタ電極と、を備えたこと
を特徴とする半導体装置。 - 【請求項３】半導体基板上に絶縁膜を介して形成された
低不純物濃度コレクタ層となる第１導電型活性層を持つ
誘電体分離構造のウェハを形成する工程と、前記第１導
電型活性層に、二重拡散法を用いて、前記絶縁膜に達す
る深さの第２導電型ベース層とこれに自己整合された第
１導電型エミッタ層を形成する工程と、前記第１導電型
活性層に前記ベース層から所定距離離れた第１導電型の
高不純物濃度コレクタ層を形成する工程と、を備えたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8422391A JPH04317336A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8422391A JPH04317336A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317336A true JPH04317336A (ja) | 1992-11-09 |
Family
ID=13824482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8422391A Pending JPH04317336A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592015A (en) * | 1993-03-10 | 1997-01-07 | Nippondenso Co., Ltd. | Dielectric isolated type semiconductor device provided with bipolar element |
| JP2003510849A (ja) * | 1999-09-27 | 2003-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉプロセスにおける高速ラテラルバイポーラデバイス |
-
1991
- 1991-04-16 JP JP8422391A patent/JPH04317336A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592015A (en) * | 1993-03-10 | 1997-01-07 | Nippondenso Co., Ltd. | Dielectric isolated type semiconductor device provided with bipolar element |
| JP2003510849A (ja) * | 1999-09-27 | 2003-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉプロセスにおける高速ラテラルバイポーラデバイス |
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