JPH07312424A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07312424A JPH07312424A JP6103985A JP10398594A JPH07312424A JP H07312424 A JPH07312424 A JP H07312424A JP 6103985 A JP6103985 A JP 6103985A JP 10398594 A JP10398594 A JP 10398594A JP H07312424 A JPH07312424 A JP H07312424A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造を有する半導体装置におけるＭＯ
ＳＦＥＴの耐静電破壊素子として大電流を流すことが可
能なＰＮダイオードを形成する。 【構成】 誘電体３、５にて他の素子領域と絶縁分離さ
れた素子分離領域の表面にＮ+ 層７、８およびＰ+ 層
９、１０が形成され、またこれらの下に多結晶シリコン
層４が埋め込み形成されている。そして、Ｎ+ 層７とＰ
+ 層９、Ｎ+ 層８およびＰ+ 層１０がそれぞれ多結晶シ
リコン層４を介して電気的に接続され、ＰＮダイオード
を構成する。従って、それぞれのＰＮダイオードは縦型
ＰＮ接合となり、大電流を流すことが可能になる。ま
た、この図２には示されないが、他の素子領域にはＭＯ
ＳＦＥＴが誘電体５上に形成されており、ＰＮダイオー
ドはそのＭＯＳＦＥＴの静電破壊素子として機能する。
ＳＦＥＴの耐静電破壊素子として大電流を流すことが可
能なＰＮダイオードを形成する。 【構成】 誘電体３、５にて他の素子領域と絶縁分離さ
れた素子分離領域の表面にＮ+ 層７、８およびＰ+ 層
９、１０が形成され、またこれらの下に多結晶シリコン
層４が埋め込み形成されている。そして、Ｎ+ 層７とＰ
+ 層９、Ｎ+ 層８およびＰ+ 層１０がそれぞれ多結晶シ
リコン層４を介して電気的に接続され、ＰＮダイオード
を構成する。従って、それぞれのＰＮダイオードは縦型
ＰＮ接合となり、大電流を流すことが可能になる。ま
た、この図２には示されないが、他の素子領域にはＭＯ
ＳＦＥＴが誘電体５上に形成されており、ＰＮダイオー
ドはそのＭＯＳＦＥＴの静電破壊素子として機能する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ（Silicon On Insulator 又は Semiconductor O
n Insulator ）構造を採用する半導体デバイスにおける
耐静電破壊素子に関するものである。
ＳＯＩ（Silicon On Insulator 又は Semiconductor O
n Insulator ）構造を採用する半導体デバイスにおける
耐静電破壊素子に関するものである。
【０００２】
【従来の技術】従来より半導体装置の高速化・高集積化
が進められる中で絶縁体（誘電体）上の単結晶シリコン
層（ＳＯＩ層）に形成したＭＯＳＦＥＴの研究が行われ
ている。この種の半導体デバイスにおいては、通常、静
電気やサージなどの過剰電流で素子（特にＭＯＳＦＥＴ
のゲート酸化膜）が破壊されるのを防止するため、特開
平２ー９７０６６号公報の図３におけるダイオード５
８、６０等に示されるように、入力パッド部にはダイオ
ードを用いた耐静電破壊素子（入力保護素子）が必要で
ある。
が進められる中で絶縁体（誘電体）上の単結晶シリコン
層（ＳＯＩ層）に形成したＭＯＳＦＥＴの研究が行われ
ている。この種の半導体デバイスにおいては、通常、静
電気やサージなどの過剰電流で素子（特にＭＯＳＦＥＴ
のゲート酸化膜）が破壊されるのを防止するため、特開
平２ー９７０６６号公報の図３におけるダイオード５
８、６０等に示されるように、入力パッド部にはダイオ
ードを用いた耐静電破壊素子（入力保護素子）が必要で
ある。
【０００３】
【発明が解決しようとする課題】ここで、この種の保護
用ダイオードにおいて、バルクシリコン基板上に形成さ
れたデバイスにおいてはＮ- ウェルとＰ+ 拡散層または
Ｐ- ウェルとＮ+ 拡散層とのＰＮ接合によって大面積の
ＰＮダイオードを形成し、大電流を流すことが可能であ
る。
用ダイオードにおいて、バルクシリコン基板上に形成さ
れたデバイスにおいてはＮ- ウェルとＰ+ 拡散層または
Ｐ- ウェルとＮ+ 拡散層とのＰＮ接合によって大面積の
ＰＮダイオードを形成し、大電流を流すことが可能であ
る。
【０００４】しかしながら、薄膜ＳＯＩ基板上に形成さ
れた素子においてはＰＮ接合が薄いＳＯＩ層の横方向断
面にしか形成できないため、上記バルク並みのＰＮ接合
面積をかせごうとすると数十倍の素子面積が必要とな
り、実用的でないという問題がある。本発明は上記問題
に鑑みてなされたもので、ＳＯＩ構造を有する半導体装
置において大電流を流すことが可能な新しい構造の耐静
電破壊素子が形成できるようにすることを目的とする。
れた素子においてはＰＮ接合が薄いＳＯＩ層の横方向断
面にしか形成できないため、上記バルク並みのＰＮ接合
面積をかせごうとすると数十倍の素子面積が必要とな
り、実用的でないという問題がある。本発明は上記問題
に鑑みてなされたもので、ＳＯＩ構造を有する半導体装
置において大電流を流すことが可能な新しい構造の耐静
電破壊素子が形成できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、誘電体に
て他の素子領域と絶縁分離された分離領域の表面にＰ型
半導体層とＮ型半導体層を形成するとともに、該Ｐ型半
導体層とＮ型半導体層の下部の前記分離領域内部に導通
用半導体層を埋め込み形成し、前記Ｐ型半導体層とＮ型
半導体層とを前記導通用半導体層で電気的に接続してＰ
Ｎダイオードを構成するようにしたことを特徴としてい
る。
するため、請求項１に記載の発明においては、誘電体に
て他の素子領域と絶縁分離された分離領域の表面にＰ型
半導体層とＮ型半導体層を形成するとともに、該Ｐ型半
導体層とＮ型半導体層の下部の前記分離領域内部に導通
用半導体層を埋め込み形成し、前記Ｐ型半導体層とＮ型
半導体層とを前記導通用半導体層で電気的に接続してＰ
Ｎダイオードを構成するようにしたことを特徴としてい
る。
【０００６】請求項２に記載の発明においては、請求項
１に記載の発明に対し、前記他の素子領域にはＭＯＳＦ
ＥＴが前記誘電体上に形成されており、前記ＰＮダイオ
ードは前記ＭＯＳＦＥＴと電気的に接続されて耐静電破
壊素子として機能することを特徴としている。請求項３
に記載の発明においては、半導体基板上にＰＮダイオー
ドとＭＯＳＦＥＴを形成し、該ＰＮダイオードをＭＯＳ
ＦＥＴの耐静電破壊素子として用いるようにした半導体
装置であって、半導体基板と、該半導体基板内の内部お
よび表面に形成され、絶縁分離された島状の第１、第２
の素子領域を形成する誘電体と、前記第１の素子領域に
形成されたＭＯＳＦＥＴと、前記第２の素子領域表面に
形成されたＰ型半導体層およびＮ型半導体層と、前記第
２の素子領域内の前記Ｐ型半導体層およびＮ型半導体層
の下部に形成され、前記Ｐ型半導体層およびＮ型半導体
層とを電気的に接続して前記ＰＮダイオードを構成させ
る導通用半導体層とを有することを特徴としている。
１に記載の発明に対し、前記他の素子領域にはＭＯＳＦ
ＥＴが前記誘電体上に形成されており、前記ＰＮダイオ
ードは前記ＭＯＳＦＥＴと電気的に接続されて耐静電破
壊素子として機能することを特徴としている。請求項３
に記載の発明においては、半導体基板上にＰＮダイオー
ドとＭＯＳＦＥＴを形成し、該ＰＮダイオードをＭＯＳ
ＦＥＴの耐静電破壊素子として用いるようにした半導体
装置であって、半導体基板と、該半導体基板内の内部お
よび表面に形成され、絶縁分離された島状の第１、第２
の素子領域を形成する誘電体と、前記第１の素子領域に
形成されたＭＯＳＦＥＴと、前記第２の素子領域表面に
形成されたＰ型半導体層およびＮ型半導体層と、前記第
２の素子領域内の前記Ｐ型半導体層およびＮ型半導体層
の下部に形成され、前記Ｐ型半導体層およびＮ型半導体
層とを電気的に接続して前記ＰＮダイオードを構成させ
る導通用半導体層とを有することを特徴としている。
【０００７】請求項４に記載の発明においては、請求項
１乃至３のいずれかに記載の発明に対し、前記Ｐ型半導
体層とＮ型半導体層との横方向断面間が、誘電体にて分
離されていることを特徴としている。請求項５に記載の
発明においては、請求項１乃至４のいずれかに記載の発
明に対し、前記Ｐ型半導体層とＮ型半導体層は、前記導
通用半導体層の上部に形成された単結晶半導体層の表面
の一部に形成されていることを特徴としている。
１乃至３のいずれかに記載の発明に対し、前記Ｐ型半導
体層とＮ型半導体層との横方向断面間が、誘電体にて分
離されていることを特徴としている。請求項５に記載の
発明においては、請求項１乃至４のいずれかに記載の発
明に対し、前記Ｐ型半導体層とＮ型半導体層は、前記導
通用半導体層の上部に形成された単結晶半導体層の表面
の一部に形成されていることを特徴としている。
【０００８】請求項６に記載の発明においては、凹凸を
有する半導体基板上に第１の誘電体を形成する工程と、
該第１の誘電体に第１、第２の開口部を形成する工程
と、該第１、第２の開口部を含む領域に導通用半導体層
を形成するとともに、該半導体層を他の素子領域と絶縁
分離すべく前記導通用半導体層の上に第２の誘電体を形
成する工程と、該第２の誘電体を形成した面を平坦化用
半導体層にて平坦化する工程と、前記凹凸を有する半導
体基板の表面を研磨し、その凹凸および前記第１の誘電
体にて前記第１、第２の開口部に対応した位置に第１、
第２の半導体領域を形成する工程と、該第１、第２の半
導体領域にＰ型半導体層とＮ型半導体層を形成する工程
とを有することを特徴としている。
有する半導体基板上に第１の誘電体を形成する工程と、
該第１の誘電体に第１、第２の開口部を形成する工程
と、該第１、第２の開口部を含む領域に導通用半導体層
を形成するとともに、該半導体層を他の素子領域と絶縁
分離すべく前記導通用半導体層の上に第２の誘電体を形
成する工程と、該第２の誘電体を形成した面を平坦化用
半導体層にて平坦化する工程と、前記凹凸を有する半導
体基板の表面を研磨し、その凹凸および前記第１の誘電
体にて前記第１、第２の開口部に対応した位置に第１、
第２の半導体領域を形成する工程と、該第１、第２の半
導体領域にＰ型半導体層とＮ型半導体層を形成する工程
とを有することを特徴としている。
【０００９】請求項７に記載の発明においては、請求項
６に記載の発明に対し、前記半導体基板の表面を形成す
る工程は、前記半導体基板の凹凸および前記第１の誘電
体にて絶縁分離された前記他の素子領域を形成する工程
であって、該工程により形成された他の素子領域にＭＯ
ＳＦＥＴを形成する工程を有することを特徴としてい
る。
６に記載の発明に対し、前記半導体基板の表面を形成す
る工程は、前記半導体基板の凹凸および前記第１の誘電
体にて絶縁分離された前記他の素子領域を形成する工程
であって、該工程により形成された他の素子領域にＭＯ
ＳＦＥＴを形成する工程を有することを特徴としてい
る。
【００１０】
【発明の作用効果】請求項１乃至５に記載の発明によれ
ば、誘電体にて他の素子領域と絶縁分離された領域に、
埋め込み形成された導通用半導体層を介しＰ型半導体層
とＮ型半導体層を電気的に接続してＰＮダイオードを構
成するようにしているから、縦方向断面にＰＮ接合が形
成されることになり、小さな素子面積で大きな電流を流
すことができ、高い静電破壊耐圧を得ることができると
いう効果を奏する。
ば、誘電体にて他の素子領域と絶縁分離された領域に、
埋め込み形成された導通用半導体層を介しＰ型半導体層
とＮ型半導体層を電気的に接続してＰＮダイオードを構
成するようにしているから、縦方向断面にＰＮ接合が形
成されることになり、小さな素子面積で大きな電流を流
すことができ、高い静電破壊耐圧を得ることができると
いう効果を奏する。
【００１１】請求項２又は３に記載の発明によれば、Ｓ
ＯＩ構造の半導体基板に上記ＰＮダイオードを形成する
とともに、他の素子領域にＭＯＳＦＥＴを形成している
から、縦型ＰＮ接合のＰＮダイオードにより大電流の供
給が可能で、静電気やサージなどの過剰電流によるＭＯ
ＳＦＥＴの破壊を十分に防止できるという効果を奏す
る。
ＯＩ構造の半導体基板に上記ＰＮダイオードを形成する
とともに、他の素子領域にＭＯＳＦＥＴを形成している
から、縦型ＰＮ接合のＰＮダイオードにより大電流の供
給が可能で、静電気やサージなどの過剰電流によるＭＯ
ＳＦＥＴの破壊を十分に防止できるという効果を奏す
る。
【００１２】請求項５に記載の発明によれば、Ｐ型半導
体層とＮ型半導体層を、導通用半導体層の上部に形成さ
れた単結晶半導体層の表面の一部に形成するようにして
いるから、ＰＮ接合が確実に単結晶シリコン中に形成さ
れるため、リーク電流の発生をなくしたダイオード構成
とすることができるという効果を奏する。請求項６、７
に記載の発明によれば、上記縦型ＰＮ接合のＰＮダイオ
ードを有する半導体装置を製造することができるという
効果を奏する。
体層とＮ型半導体層を、導通用半導体層の上部に形成さ
れた単結晶半導体層の表面の一部に形成するようにして
いるから、ＰＮ接合が確実に単結晶シリコン中に形成さ
れるため、リーク電流の発生をなくしたダイオード構成
とすることができるという効果を奏する。請求項６、７
に記載の発明によれば、上記縦型ＰＮ接合のＰＮダイオ
ードを有する半導体装置を製造することができるという
効果を奏する。
【００１３】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１（ａ）、（ｂ）に、本発明の第１実施例に
おける半導体装置の平面図およびその電気回路図を示
す。図１（ａ）において、半導体基板の第１領域Ａに
は、第１、第２のダイオード１００、２００が保護抵抗
３００を挟んで形成されており、第２領域ＢにはＮｃｈ
ＭＯＳＦＥＴ４００、ＰｃｈＭＯＳＦＥＴ５００が形成
されている。これらは、Ａｌ配線にて電気接続され図１
（ｂ）に示すような電気回路が構成される。第１、第２
のダイオード１００、２００は、ＮｃｈＭＯＳＦＥＴ４
００、ＰｃｈＭＯＳＦＥＴ５００のゲート酸化膜に対
し、静電気やサージなどに対する耐静電破壊素子として
機能する。
明する。図１（ａ）、（ｂ）に、本発明の第１実施例に
おける半導体装置の平面図およびその電気回路図を示
す。図１（ａ）において、半導体基板の第１領域Ａに
は、第１、第２のダイオード１００、２００が保護抵抗
３００を挟んで形成されており、第２領域ＢにはＮｃｈ
ＭＯＳＦＥＴ４００、ＰｃｈＭＯＳＦＥＴ５００が形成
されている。これらは、Ａｌ配線にて電気接続され図１
（ｂ）に示すような電気回路が構成される。第１、第２
のダイオード１００、２００は、ＮｃｈＭＯＳＦＥＴ４
００、ＰｃｈＭＯＳＦＥＴ５００のゲート酸化膜に対
し、静電気やサージなどに対する耐静電破壊素子として
機能する。
【００１４】図２、図３に、図１（ａ）におけるI −I
’断面、II−II’断面を示す。なお、これらの図にお
いて、Ａｌ配線の構造部分は省略されており、その結線
のみが示されている。この図２は、第１、第２のダイオ
ード１００、２００および保護抵抗３００の断面構造を
示すもので、１は単結晶シリコン基板であり、この基板
１上に多結晶シリコン層２が形成され、さらにシリコン
酸化膜３を介して多結晶シリコン層４が形成されてい
る。この多結晶シリコン層４はシリコン酸化膜３および
埋め込みシリコン酸化膜５により、他の素子と分離され
ており、この多結晶シリコン層４の上層には、いわゆる
ＳＯＩ層となる単結晶シリコン層６が形成され、この領
域全体にて分離領域を構成している。
’断面、II−II’断面を示す。なお、これらの図にお
いて、Ａｌ配線の構造部分は省略されており、その結線
のみが示されている。この図２は、第１、第２のダイオ
ード１００、２００および保護抵抗３００の断面構造を
示すもので、１は単結晶シリコン基板であり、この基板
１上に多結晶シリコン層２が形成され、さらにシリコン
酸化膜３を介して多結晶シリコン層４が形成されてい
る。この多結晶シリコン層４はシリコン酸化膜３および
埋め込みシリコン酸化膜５により、他の素子と分離され
ており、この多結晶シリコン層４の上層には、いわゆる
ＳＯＩ層となる単結晶シリコン層６が形成され、この領
域全体にて分離領域を構成している。
【００１５】この単結晶シリコン層６にはＮ+ 層７、８
およびＰ+ 層９、１０が形成され、これらの底面部１１
ａ、１１ｂが、多結晶シリコン層４を介して接続される
ことにより、それぞれＰＮダイオードが構成される。す
なわち、図１（ａ）に示すように、Ｎ+ 層（Ｎ型単結晶
薄膜半導体層）７とＰ+ 層（Ｐ型単結晶薄膜半導体層）
９は埋め込みシリコン酸化膜５によって分離され、それ
ぞれの下部に形成された多結晶シリコン層（多結晶半導
体層）４を介して接続され、第１のダイオード１００が
構成される。Ｐ+ 層１０とＮ+ 層８による第２のダイオ
ード２００についても同様である。
およびＰ+ 層９、１０が形成され、これらの底面部１１
ａ、１１ｂが、多結晶シリコン層４を介して接続される
ことにより、それぞれＰＮダイオードが構成される。す
なわち、図１（ａ）に示すように、Ｎ+ 層（Ｎ型単結晶
薄膜半導体層）７とＰ+ 層（Ｐ型単結晶薄膜半導体層）
９は埋め込みシリコン酸化膜５によって分離され、それ
ぞれの下部に形成された多結晶シリコン層（多結晶半導
体層）４を介して接続され、第１のダイオード１００が
構成される。Ｐ+ 層１０とＮ+ 層８による第２のダイオ
ード２００についても同様である。
【００１６】従って、図１（ｂ）に示すように、耐静電
破壊素子として電源ＶDD側とグランド（ＧＮＤ）ＶSS側
に１つずつのＰＮダイオード１００、２００が形成さ
れ、これらはシリコン酸化膜３および５によって電気的
に絶縁分離されている。上記の構造によりＰＮ接合がＳ
ＯＩ層としての単結晶シリコン層６と多結晶シリコン層
４との界面近傍の基板の縦方向断面に形成されるため、
バルクシリコン上に形成されたＰＮダイオードと同じパ
ターンでほぼ同等のＰＮ接合面積を確保でき、大電流を
流すことができる。
破壊素子として電源ＶDD側とグランド（ＧＮＤ）ＶSS側
に１つずつのＰＮダイオード１００、２００が形成さ
れ、これらはシリコン酸化膜３および５によって電気的
に絶縁分離されている。上記の構造によりＰＮ接合がＳ
ＯＩ層としての単結晶シリコン層６と多結晶シリコン層
４との界面近傍の基板の縦方向断面に形成されるため、
バルクシリコン上に形成されたＰＮダイオードと同じパ
ターンでほぼ同等のＰＮ接合面積を確保でき、大電流を
流すことができる。
【００１７】なお、第１、第２のダイオード１００、２
００は図１に示すようにＡｌ配線１２によって接続され
ており、そのＡｌ配線１２はポリシリコンで形成された
保護抵抗膜１３を介し入力パッドに接続されている。ま
た、図３は、ＮｃｈＭＯＳＦＥＴ４００、ＰｃｈＭＯＳ
ＦＥＴ５００の断面構造を示すもので、図２に示すもの
と同一のシリコン酸化膜５の上に薄い単結晶シリコン層
（ＳＯＩ層）６が形成され、ここにソース、ドレイン層
およびその上部にゲート電極１４が形成されて、それぞ
れＮｃｈＭＯＳＦＥＴ４００、ＰｃｈＭＯＳＦＥＴ５０
０が形成される。この構造については従来のものと同一
である。
００は図１に示すようにＡｌ配線１２によって接続され
ており、そのＡｌ配線１２はポリシリコンで形成された
保護抵抗膜１３を介し入力パッドに接続されている。ま
た、図３は、ＮｃｈＭＯＳＦＥＴ４００、ＰｃｈＭＯＳ
ＦＥＴ５００の断面構造を示すもので、図２に示すもの
と同一のシリコン酸化膜５の上に薄い単結晶シリコン層
（ＳＯＩ層）６が形成され、ここにソース、ドレイン層
およびその上部にゲート電極１４が形成されて、それぞ
れＮｃｈＭＯＳＦＥＴ４００、ＰｃｈＭＯＳＦＥＴ５０
０が形成される。この構造については従来のものと同一
である。
【００１８】従って、上記構成によれば、半導体基板の
貼り合わせによる薄膜ＳＯＩ基板において、第２領域Ｂ
には単結晶シリコンによるＳＯＩ層６を用いた通常のＭ
ＯＳＦＥＴが構成されるとともに、第１領域ＡのＰＮダ
イオードにおいては、単結晶シリコンによるＳＯＩ層６
の下部に多結晶シリコン層４を埋め込み、そのＳＯＩ層
６におけるＮ+ 層７、８およびＰ+ 層９、１０とを多結
晶シリコン層４で接続することでＰＮ接合が縦方向断面
に形成されるＰＮダイオードがそれぞれ構成される。従
って、薄膜ＳＯＩ基板においても大面積のＰＮ接合を確
保することができる。
貼り合わせによる薄膜ＳＯＩ基板において、第２領域Ｂ
には単結晶シリコンによるＳＯＩ層６を用いた通常のＭ
ＯＳＦＥＴが構成されるとともに、第１領域ＡのＰＮダ
イオードにおいては、単結晶シリコンによるＳＯＩ層６
の下部に多結晶シリコン層４を埋め込み、そのＳＯＩ層
６におけるＮ+ 層７、８およびＰ+ 層９、１０とを多結
晶シリコン層４で接続することでＰＮ接合が縦方向断面
に形成されるＰＮダイオードがそれぞれ構成される。従
って、薄膜ＳＯＩ基板においても大面積のＰＮ接合を確
保することができる。
【００１９】次に、上記第１実施例における半導体装置
の具体的な製造方法の一例について図４、図５を用いて
簡単に説明する。まず、図４（ａ）に示すように第１半
導体基板（例えば単結晶シリコン基板）２０の表面に、
後で素子が形成される所定のＳＯＩ領域２１が凸になる
ように選択的にエッチングして高さ１５０ｎｍ程度の凹
凸を有する段差を形成し、しかる後その基板２０の表面
に例えばＣＶＤ法によって膜厚が約４００ｎｍ程度のシ
リコン酸化膜２２を形成する。また、この酸化膜の形成
は熱酸化を使用してもよい。さらに、この膜は絶縁膜層
で後工程の研磨の時にシリコンに対して研磨のストッパ
ーの働きをするものならどのような材料であってもよ
い。
の具体的な製造方法の一例について図４、図５を用いて
簡単に説明する。まず、図４（ａ）に示すように第１半
導体基板（例えば単結晶シリコン基板）２０の表面に、
後で素子が形成される所定のＳＯＩ領域２１が凸になる
ように選択的にエッチングして高さ１５０ｎｍ程度の凹
凸を有する段差を形成し、しかる後その基板２０の表面
に例えばＣＶＤ法によって膜厚が約４００ｎｍ程度のシ
リコン酸化膜２２を形成する。また、この酸化膜の形成
は熱酸化を使用してもよい。さらに、この膜は絶縁膜層
で後工程の研磨の時にシリコンに対して研磨のストッパ
ーの働きをするものならどのような材料であってもよ
い。
【００２０】次に、図４（ｂ）に示すように、後述する
多結晶シリコンが接続される所定の領域２３が開口する
ようにシリコン酸化膜２２を選択的にエッチングする。
次に、図４（ｃ）に示すように全面に約５００ｎｍの多
結晶シリコン層２４を例えば減圧ＣＶＤ法によって堆積
する。なお、本工程をエピタキシャル成長装置などを用
いれば前記開口部近傍には単結晶シリコン層が堆積され
る。また、減圧ＣＶＤ法により堆積した多結晶シリコン
を例えば８００℃の熱処理により固相成長させて単結晶
化することもできる。
多結晶シリコンが接続される所定の領域２３が開口する
ようにシリコン酸化膜２２を選択的にエッチングする。
次に、図４（ｃ）に示すように全面に約５００ｎｍの多
結晶シリコン層２４を例えば減圧ＣＶＤ法によって堆積
する。なお、本工程をエピタキシャル成長装置などを用
いれば前記開口部近傍には単結晶シリコン層が堆積され
る。また、減圧ＣＶＤ法により堆積した多結晶シリコン
を例えば８００℃の熱処理により固相成長させて単結晶
化することもできる。
【００２１】次に、図４（ｄ）に示すように、多結晶シ
リコン層２４を所定の領域にエッチングして分離する。
なお、多結晶シリコン層２４に不純物をドーピングする
場合にはこのエッチングの前か後でＰ層となる領域をパ
ターニングし、例えばボロンなどをイオン注入し、Ｎ層
となる領域をパターニングして例えばリンなどをイオン
注入する工程を追加すればよい。
リコン層２４を所定の領域にエッチングして分離する。
なお、多結晶シリコン層２４に不純物をドーピングする
場合にはこのエッチングの前か後でＰ層となる領域をパ
ターニングし、例えばボロンなどをイオン注入し、Ｎ層
となる領域をパターニングして例えばリンなどをイオン
注入する工程を追加すればよい。
【００２２】次に、図５（ａ）に示すように、全面に約
２００ｎｍ程度のシリコン酸化膜２５をＣＶＤ法により
堆積する。次に、図５（ｂ）に示すように、厚膜多結晶
シリコン２６を基板上に約５μｍ堆積し、さらにこの厚
膜多結晶シリコン２６の表面を平坦化研磨する。なお、
この多結晶シリコン層２６は単に段差のある基板２０の
表面を、後述するように基板の貼り合わせが可能なよう
するための平坦化層であるため、多結晶シリコンに限ら
ずシリコン酸化膜など他の材料でもよい。
２００ｎｍ程度のシリコン酸化膜２５をＣＶＤ法により
堆積する。次に、図５（ｂ）に示すように、厚膜多結晶
シリコン２６を基板上に約５μｍ堆積し、さらにこの厚
膜多結晶シリコン２６の表面を平坦化研磨する。なお、
この多結晶シリコン層２６は単に段差のある基板２０の
表面を、後述するように基板の貼り合わせが可能なよう
するための平坦化層であるため、多結晶シリコンに限ら
ずシリコン酸化膜など他の材料でもよい。
【００２３】しかる後、図５（ｃ）に示すように第２半
導体基板（例えばシリコン基板）２７の鏡面と多結晶シ
リコン２６の研磨面を接触させ、例えば窒素など不活性
ガス雰囲気中、または酸素など酸化性雰囲気中で１１０
０℃、１時間の熱処理により２つの基板を直接貼り合わ
せ一体化する。次に、第１半導体基板２０の裏面側（図
５（ｃ）上面側）から研磨し、図５（ｄ）に示すように
前記段差の凹部に形成されたシリコン酸化膜２２が表面
に露出するまでその研磨を行うことで前記段差の凸部に
薄膜単結晶シリコン層２８を形成する。
導体基板（例えばシリコン基板）２７の鏡面と多結晶シ
リコン２６の研磨面を接触させ、例えば窒素など不活性
ガス雰囲気中、または酸素など酸化性雰囲気中で１１０
０℃、１時間の熱処理により２つの基板を直接貼り合わ
せ一体化する。次に、第１半導体基板２０の裏面側（図
５（ｃ）上面側）から研磨し、図５（ｄ）に示すように
前記段差の凹部に形成されたシリコン酸化膜２２が表面
に露出するまでその研磨を行うことで前記段差の凸部に
薄膜単結晶シリコン層２８を形成する。
【００２４】最後に、この単結晶シリコン層２８の所定
の領域に、例えばボロンまたは砒素をドーピングしてＰ
+ 層またはＮ+ 層を形成すれば所望のＰＮダイオードが
形成できる。なお、図４（ｂ）に示すシリコン酸化膜２
２のエッチングは第１、第２のダイオード１００、２０
０が形成される領域に対してのみ行われ、その他のＭＯ
ＳＦＥＴ４００、５００等が形成される領域に対しては
そのままシリコン酸化膜２２を残すようにし、このシリ
コン酸化膜２２により囲まれて形成されるＳＯＩ領域に
図３に示すＭＯＳＦＥＴが形成される。
の領域に、例えばボロンまたは砒素をドーピングしてＰ
+ 層またはＮ+ 層を形成すれば所望のＰＮダイオードが
形成できる。なお、図４（ｂ）に示すシリコン酸化膜２
２のエッチングは第１、第２のダイオード１００、２０
０が形成される領域に対してのみ行われ、その他のＭＯ
ＳＦＥＴ４００、５００等が形成される領域に対しては
そのままシリコン酸化膜２２を残すようにし、このシリ
コン酸化膜２２により囲まれて形成されるＳＯＩ領域に
図３に示すＭＯＳＦＥＴが形成される。
【００２５】なお、図２に示す構成において、多結晶シ
リコン層４は、Ｎ+ 層７とＰ+ 層９、Ｎ+ 層８とＰ+ 層
１０とを電気的に導通させる導通用半導体層として機能
するため、そのように機能するものであれば、単結晶シ
リコン層でもよく、例えばボロンがドープされてＰ- 層
となっていてもリンがドープされてＮ- 層となっていて
もノンドープのＩ層となっていてもよい。また、図６に
示すように多結晶シリコン層４のシリコン酸化膜３界面
近傍だけに不純物をドープし、図に示すようにＰ+ 層、
Ｎ+ 層をそれぞれ形成するようにしてもよい。このよう
にした場合には、その不純物がドープされた部分の抵抗
が小さくなり、ダイオードへの放電電流の流れがスムー
ズになり破壊耐圧を向上させることができる。
リコン層４は、Ｎ+ 層７とＰ+ 層９、Ｎ+ 層８とＰ+ 層
１０とを電気的に導通させる導通用半導体層として機能
するため、そのように機能するものであれば、単結晶シ
リコン層でもよく、例えばボロンがドープされてＰ- 層
となっていてもリンがドープされてＮ- 層となっていて
もノンドープのＩ層となっていてもよい。また、図６に
示すように多結晶シリコン層４のシリコン酸化膜３界面
近傍だけに不純物をドープし、図に示すようにＰ+ 層、
Ｎ+ 層をそれぞれ形成するようにしてもよい。このよう
にした場合には、その不純物がドープされた部分の抵抗
が小さくなり、ダイオードへの放電電流の流れがスムー
ズになり破壊耐圧を向上させることができる。
【００２６】また、図２ではＶDD側のダイオードとＶSS
側のダイオードにおいてＰ型にする領域とＮ型にする領
域とをバルクシリコン上の耐静電破壊素子の場合と同様
に反転した場合について示したが、２つのダイオードは
誘電体で分離されているため図７に示すように同じパタ
ーンのダイオードの組み合わせであってもよい。また、
上記第１実施例においては薄膜の単結晶シリコン層６の
膜厚が１００ｎｍ以下と薄く、単結晶シリコン層６すべ
てがＮ+ 層化あるいはＰ+ 層化される場合を示したが、
図８に示すように単結晶シリコン層６を例えば３００ｎ
ｍ程度と厚くしてＰＮ接合の位置が単結晶シリコン層６
中にできるようにしてもよい。この場合、ＰＮ接合が確
実に単結晶シリコン層６中に形成されるため多結晶シリ
コン層（多結晶半導体層）４中にＰＮ接合が形成された
場合のように多結晶の粒界を通したリーク電流の発生の
心配がない。
側のダイオードにおいてＰ型にする領域とＮ型にする領
域とをバルクシリコン上の耐静電破壊素子の場合と同様
に反転した場合について示したが、２つのダイオードは
誘電体で分離されているため図７に示すように同じパタ
ーンのダイオードの組み合わせであってもよい。また、
上記第１実施例においては薄膜の単結晶シリコン層６の
膜厚が１００ｎｍ以下と薄く、単結晶シリコン層６すべ
てがＮ+ 層化あるいはＰ+ 層化される場合を示したが、
図８に示すように単結晶シリコン層６を例えば３００ｎ
ｍ程度と厚くしてＰＮ接合の位置が単結晶シリコン層６
中にできるようにしてもよい。この場合、ＰＮ接合が確
実に単結晶シリコン層６中に形成されるため多結晶シリ
コン層（多結晶半導体層）４中にＰＮ接合が形成された
場合のように多結晶の粒界を通したリーク電流の発生の
心配がない。
【００２７】上記した種々の実施例によれば、薄膜ＳＯ
Ｉ構造を採用するＭＯＳＦＥＴを有する半導体装置にお
いて、バルクシリコン基板上に形成された半導体装置と
同等の静電破壊耐圧を確保できる。また、静電破壊素子
は電源側、ＧＮＤ側に各１つずつのＰＮダイオードで構
成されるが、本実施例の場合２つのダイオードは誘電体
により完全に絶縁分離されるため、バルクシリコン上に
形成される耐静電破壊素子のように２つのダイオード間
でラッチアップを起こす心配がないので、該２つのダイ
オード間の素子分離間隔をバルクの場合よりも小さくで
き、ＰＮダイオードの面積は同じでも結果的に耐静電破
壊素子としては面積を小さくでき、集積度を犠牲にする
ことがないという効果がある。
Ｉ構造を採用するＭＯＳＦＥＴを有する半導体装置にお
いて、バルクシリコン基板上に形成された半導体装置と
同等の静電破壊耐圧を確保できる。また、静電破壊素子
は電源側、ＧＮＤ側に各１つずつのＰＮダイオードで構
成されるが、本実施例の場合２つのダイオードは誘電体
により完全に絶縁分離されるため、バルクシリコン上に
形成される耐静電破壊素子のように２つのダイオード間
でラッチアップを起こす心配がないので、該２つのダイ
オード間の素子分離間隔をバルクの場合よりも小さくで
き、ＰＮダイオードの面積は同じでも結果的に耐静電破
壊素子としては面積を小さくでき、集積度を犠牲にする
ことがないという効果がある。
【図１】本発明の第１実施例における半導体装置の平面
図およびその電気回路図である。
図およびその電気回路図である。
【図２】図１中の I−I'断面図である。
【図３】図１中のII−II’断面図である。
【図４】第１実施例における半導体装置の製造方法の前
半部分を示す工程図である。
半部分を示す工程図である。
【図５】第１実施例における半導体装置の製造方法の後
半部分を示す工程図である。
半部分を示す工程図である。
【図６】本発明にかかる半導体装置の他の構成を示す断
面構造図である。
面構造図である。
【図７】本発明にかかる半導体装置の他の構成を示す断
面構造図である。
面構造図である。
【図８】本発明にかかる半導体装置の他の構成を示す断
面構造図である。
面構造図である。
１ シリコン基板 ２ 多結晶シリコン層 ３ シリコン酸化膜 ４ 多結晶シリコン層 ５ シリコン酸化膜 ６ 単結晶シリコン層 ７、８ Ｎ+ 層 ９、１０ Ｐ+ 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｋ 29/786 29/866 Ｈ０１Ｌ 29/90 Ｄ
Claims (7)
- 【請求項１】 誘電体にて他の素子領域と絶縁分離され
た分離領域の表面にＰ型半導体層とＮ型半導体層を形成
するとともに、該Ｐ型半導体層とＮ型半導体層の下部の
前記分離領域内部に導通用半導体層を埋め込み形成し、
前記Ｐ型半導体層とＮ型半導体層とを前記導通用半導体
層で電気的に接続してＰＮダイオードを構成するように
したことを特徴とする半導体装置。 - 【請求項２】 前記他の素子領域にはＭＯＳＦＥＴが前
記誘電体上に形成されており、前記ＰＮダイオードは前
記ＭＯＳＦＥＴと電気的に接続されて耐静電破壊素子と
して機能することを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 半導体基板上にＰＮダイオードとＭＯＳ
ＦＥＴを形成し、該ＰＮダイオードをＭＯＳＦＥＴの耐
静電破壊素子として用いるようにした半導体装置であっ
て、 半導体基板と、 該半導体基板内の内部および表面に形成され、絶縁分離
された島状の第１、第２の素子領域を形成する誘電体
と、 前記第１の素子領域に形成されたＭＯＳＦＥＴと、 前記第２の素子領域表面に形成されたＰ型半導体層およ
びＮ型半導体層と、 前記第２の素子領域内の前記Ｐ型半導体層およびＮ型半
導体層の下部に形成され、前記Ｐ型半導体層およびＮ型
半導体層とを電気的に接続して前記ＰＮダイオードを構
成させる導通用半導体層とを有することを特徴とする半
導体装置。 - 【請求項４】 前記Ｐ型半導体層とＮ型半導体層との横
方向断面間が、誘電体にて分離されていることを特徴と
する請求項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】 前記Ｐ型半導体層とＮ型半導体層は、前
記導通用半導体層の上部に形成された単結晶半導体層の
表面の一部に形成されていることを特徴とする請求項１
乃至４のいずれかに記載の半導体装置。 - 【請求項６】 凹凸を有する半導体基板上に第１の誘電
体を形成する工程と、 該第１の誘電体に第１、第２の開口部を形成する工程
と、 該第１、第２の開口部を含む領域に導通用半導体層を形
成するとともに、該半導体層を他の素子領域と絶縁分離
すべく前記導通用半導体層の上に第２の誘電体を形成す
る工程と、 該第２の誘電体を形成した面を平坦化用半導体層にて平
坦化する工程と、 前記凹凸を有する半導体基板の表面を研磨し、その凹凸
および前記第１の誘電体にて前記第１、第２の開口部に
対応した位置に第１、第２の半導体領域を形成する工程
と、 該第１、第２の半導体領域にＰ型半導体層とＮ型半導体
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項７】 前記半導体基板の表面を形成する工程
は、前記半導体基板の凹凸および前記第１の誘電体にて
絶縁分離された前記他の素子領域を形成する工程であっ
て、 該工程により形成された他の素子領域にＭＯＳＦＥＴを
形成する工程を有することを特徴とする請求項６に記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103985A JPH07312424A (ja) | 1994-05-18 | 1994-05-18 | 半導体装置及びその製造方法 |
| US08/432,643 US5567968A (en) | 1994-05-18 | 1995-05-03 | Semiconductor device having SOI structure and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103985A JPH07312424A (ja) | 1994-05-18 | 1994-05-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312424A true JPH07312424A (ja) | 1995-11-28 |
Family
ID=14368611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103985A Pending JPH07312424A (ja) | 1994-05-18 | 1994-05-18 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5567968A (ja) |
| JP (1) | JPH07312424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018110304A1 (ja) * | 2016-12-14 | 2018-06-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および保護素子 |
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| JPH0923017A (ja) * | 1995-07-06 | 1997-01-21 | Mitsubishi Electric Corp | Ｓｏｉ入力保護回路 |
| JPH09115999A (ja) * | 1995-10-23 | 1997-05-02 | Denso Corp | 半導体集積回路装置 |
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| JPH11261010A (ja) | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| KR101000472B1 (ko) * | 2008-05-07 | 2010-12-14 | 주식회사 하이닉스반도체 | Ｓｏｉ 소자 및 그의 제조방법 |
| US8232625B2 (en) | 2009-03-26 | 2012-07-31 | International Business Machines Corporation | ESD network circuit with a through wafer via structure and a method of manufacture |
| KR101068569B1 (ko) * | 2010-05-28 | 2011-09-30 | 주식회사 하이닉스반도체 | 반도체 소자의 보호회로 |
| KR20130126337A (ko) * | 2012-05-11 | 2013-11-20 | 에스케이하이닉스 주식회사 | 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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