JP3693321B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は高周波帯で使用するショットキーバリアダイオード素子、４個のショットキーバリアダイオード素子で構成されたブリッジ型ダイオード素子等を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＶＨＦ、ＵＨＦ等の高周波帯、さらにＳＨＦの超高周波帯においては、ミキサー、変調器、位相検出器等の周波数変換用および検波用にショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が利用されている。一般に、金属と半導体とを接触させる場合には、それらの真空準位からフェルミ準位までの差（仕事関数）が、接触する金属と半導体とで異なると、金属と半導体との接合部でフェルミ準位を同レベルにするための電荷の再分配がおこなわれるため、空間電荷層（障壁層）が形成されて整流特性を示すことが知られている。この整流特性を利用したものがショットキーバリアダイオードである。
【０００３】
図１０は、従来のショットキーバリアダイオードの一例を示す模式断面図である。抵抗率の高いシリコン基板２０１には、上側に上部電極のショットキー金属２０３が設けられており、下側に高不純物領域２０２を介して下部電極のオーミック金属２０４が設けられている。通常、このシリコン基板２０１には、ｎ型シリコンが使われており、シリコン基板２０１の下部に不純物を注入して高不純物領域２０２を形成している。高不純物領域２０２の不純物濃度は、０．８×１０¹⁷〜２×１０¹⁸ｃｍ^-3の範囲である。
【０００４】
しかし、このような構造のショットキーバリアダイオードは、シリコン基板２０１の上面にショットキー金属２０３による上部電極が設けられ、シリコン基板２０１の下面にオーミック金属２０４による下部電極が形成されているために、プレーナ構造の集積回路として使用することは容易ではない。
【０００５】
図１１は、シリコン基板の同一面上にアノード電極およびカソード電極を有する複数のショットキーバリアダイオードにより構成された従来の半導体装置の他の例を示す模式断面図である。抵抗率１０００Ωｃｍ程度のｐ型のシリコン基板２０５の上部における複数の領域には、ｎ型シリコンエピタキシャル層２０６がそれぞれ形成されている。隣接するｎ型シリコンエピタキシャル層２０６間には、これらを電気的に分離するために絶縁分離層２０７がそれぞれ形成されている。各絶縁分離層２０７は、シリコン基板２０５上の全体にｎ型シリコンエピタキシャル層２０６ａを形成した後に、ショットキーバリアダイオードとされる所定領域のｎ型シリコンエピタキシャル層２０６をそれぞれ残して、他のｎ型シリコンエピタキシャル層２０６ａ部分を多孔質化反応を利用して多孔質化させた後に、酸化性雰囲気中でこのｎ型シリコンエピタキシャル層２０６ａの多孔質化部分を多孔質酸化膜に変化させることによって形成される。各絶縁分離層２０７は、隣接するｎ型シリコンエピタキシャル層２０６をショットキーバリアダイオードの動作領域として分離する。
【０００６】
各ｎ型シリコンエピタキシャル層２０６の表面には、ショットキーバリアダイオードの一方の電極となるショットキー金属２０３と他方の電極となるオーミック金属２０４とが形成されており、オーミック金属２０４が接触するｎ型シリコンエピタキシャル層２０６の所定領域には、低抵抗の高不純物領域２０２が形成されている。そして、各ｎ型シリコンエピタキシャル層２０６の表面上のショットキー金属２０３およびオーミック金属２０４が形成されていない領域と絶縁分離層２０７との表面には、絶縁膜２０８が積層されている。
【０００７】
図１２は、図１１に示す断面構造を有する半導体装置の一例を示す平面図である。この半導体装置は、正方形状の平面を有しており、正方形の各コーナー部近傍に各ショットキーバリアダイオード２１０がそれぞれ配置されている。隣接するショットキーバリアダイオード２１０配置間隔は、寄生ｎｐｎ型バイポーラトランジスタが形成されることによって余分な電流が流れることを防止するために、最低でも２００μｍの間隔が必要である。各接続端子に接続したパッド２１１の一辺を１００μｍとするとパッド面積は１００×１００（μｍ²）となり、ショットキーバリアダイオード２１０を４個組み合わせて用いた整流用ブリッジダイオード素子を形成した場合、約６００×６００（μｍ²）の面積が必要となる。このため４個組のショットキーバリアダイオード２１０を用いた半導体装置においては、各素子間での寄生バイポーラトランジスタ動作の影響があるために、各素子間を近づけすぎると完全な絶縁分離が困難となり、各素子間を一定の間隔をおいて配置する必要があり、１チップあたりの面積を小さくすることが困難であった。
【０００８】
このような、問題に対して特開平８−３３５７０９号公報では、図１３〜図１５に示す構造を有する半導体装置が開示されている。
【０００９】
図１３は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図である。石英または絶縁膜を形成したシリコンなどからなる支持基板１０１上には、複数のｎ⁺型不純物領域１０６を介して電気的に分離された複数の半導体基板、例えば高抵抗のｎ型シリコン基板１０２が設けられており、このｎ型シリコン基板１０２の表面にショットキー金属１０３と、高不純物領域のｎ⁺型不純物領域１０５を介してオーミック金属１０４とが形成されている。ｎ型シリコン基板１０２の下部には、ｎ⁺型不純物領域１０６が形成されており、このｎ⁺型不純物領域１０６が形成されることにより直列抵抗を減少させることができる。ｎ型シリコン基板１０２の表面上のショットキー金属１０３およびオーミック金属１０４が形成されていない領域とｎ⁺型不純物領域１０６、ｎ型シリコン基板１０２の側面領域には、各素子の表面の保護と各素子間の絶縁分離のために絶縁膜１０７が積層されている。
【００１０】
図１４は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図である。この半導体装置は、支持基板であるシリコン基板１０８上にＳｉＯ₂膜１０９等の絶縁膜を形成し、その絶縁膜上に半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）基板１１０により形成されている。シリコン基板１０８上には、ＳｉＯ₂膜１０９を介して電気的に分離された複数のｎ⁺型不純物領域１０６と高抵抗のｎ型シリコン基板１０２とが形成されており、ｎ型シリコン基板１０２の表面近傍に高不純物領域であるｎ⁺型不純物領域１０５を形成し、ショットキーダイオードとされる所定領域のｎ型シリコン基板１０２をそれぞれ残して、化学エッチング方法によりエッチストップがかかるＳｉＯ₂膜１０９までエッチングされ、シリコン基板１０８上に電気的に分離されたｎ⁺型不純物領域１０６と高抵抗のｎ型シリコン基板１０２とから成る複数の半導体層が設けられている。ｎ型シリコン基板１０２の表面上には、ショットキー金属１０３と高不純物領域であるｎ⁺型不純物領域１０５を介してオーミック金属１０４とが形成されている。ｎ型シリコン基板１０２の表面上のショットキー金属１０３およびオーミック金属１０４が形成されていない領域とｎ⁺型不純物領域１０６、ｎ型シリコン基板１０２の側面領域には、各半導体層の表面の保護と各半導体層間の絶縁分離のために絶縁膜１０７が積層されている。
【００１１】
図１５は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図である。高抵抗ポリシリコンにショットキーバリアダイオードを形成した例であり、高抵抗ポリシリコンには、リン（Ｐ）が１×１０¹⁴ａｔｏｍｓ／ｃｍ²以下の濃度でイオン注入されている。シリコン等からなる支持基板１０１上には、電気的に分離された高抵抗ポリシリコン１１１が設けられ、この高抵抗ポリシリコン１１１の表面にショットキー金属１０３と、高不純物領域のｎ⁺型不純物領域１０５を介してオーミック金属１０４とが形成されている。高抵抗ポリシリコン１１１の表面上のショットキー金属１０３およびオーミック金属１０４が形成されていない領域と高抵抗ポリシリコン１１１の側面領域には、各素子の表面の保護と各素子間の絶縁分離のために絶縁膜１０７が積層されている。
【００１２】
さらに、特開昭５８−１７６７９号公報には、図１６に示す構造を有する半導体装置が開示されている。
【００１３】
図１６は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図である。素子が形成されたシリコン基板上（図示せず）に設けられているシリコン酸化膜あるいはシリコン窒化膜等の絶縁物層３１１上に、不純物濃度１０²¹／ｃｍ³程度の高濃度のｎ⁺型多結晶シリコン層３１２が島状に形成されている。このｎ⁺型多結晶シリコン層３１２の表面はＳｉＯ₂膜３１３で被覆され、ＳｉＯ₂膜３１３には、２つの開口部が形成されている。そして、ＳｉＯ₂膜３１３上には、一方の開口部を介してｎ⁺型多結晶シリコン層３１２に接触した不純物濃度１０¹⁶／ｃｍ³の低濃度のｎ^-型多結晶シリコン層３１４が島状に形成され、さらにｎ^-型多結晶シリコン層３１４に接触したバリアメタル層３１５およびその上に積層された電極材料層３１６から成るアノード電極３１７が形成されている。このアノード電極３１７とｎ^-型多結晶シリコン層３１４との間には、バリアメタル層３１５とｎ^-型多結晶シリコン層３１４との接触によりショットキーバリアが形成されている。また、ＳｉＯ₂膜３１３上には、他方の開口部を介してｎ⁺型多結晶シリコン層３１２に接触したバリアメタル層３１５およびその上に積層された電極材料層３１６から成るカソード電極３１８が形成されている。この場合、ｎ⁺型多結晶シリコン層３１２の不純物濃度が高いために、ｎ⁺型多結晶シリコン層３１２とバリアメタル層３１５との接触界面は、ショットキーバリアが形成されず、オーミック接触状態となる。これにより、カソード電極３１８とｎ⁺型多結晶シリコン層３１２との間には、オーミック接触が形成されている。
【００１４】
また、特開昭５８−１７６８０号公報には、図１７に示す構造を有する半導体装置が開示されている。
【００１５】
図１７は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図である。素子が形成されたシリコン基板上（図示せず）に設けられているシリコン酸化膜あるいはシリコン窒化膜等の絶縁物層４１１上に、不純物濃度１０¹⁶／ｃｍ³程度の低濃度のｎ^-型シリコン領域４１２およびこれに隣接して不純物濃度１０²¹／ｃｍ³程度の高濃度のｎ⁺型シリコン領域４１３からなる島状の多結晶シリコン層４１４が形成されている。この多結晶シリコン層４１４の表面は、ＳｉＯ₂膜４１５により被覆されており、ＳｉＯ₂膜４１５には、ｎ^-型シリコン領域４１２およびｎ⁺型シリコン領域４１３上にそれぞれ開口部が設けられている。ｎ^-型シリコン領域４１２上には、ＳｉＯ₂膜４１５の一方の開口部を介してｎ⁺型シリコン領域４１２に接触したバリアメタル層４１６およびその上に積層された電極材料層４１７から成るアノード電極４１８が形成されている。このアノード電極４１８とｎ^-型シリコン領域４１２との間には、ショットキーバリアが形成されている。同様に、ｎ⁺型シリコン領域４１３上には、ＳｉＯ₂膜４１５の他方の開口部を介してｎ⁺型シリコン領域４１３に接触したバリアメタル層４１６およびその上に積層された電極材料層４１７から成るカソード電極４１９が形成されている。この場合、ｎ⁺型シリコン領域４１３の不純物濃度が高いために、ｎ⁺型シリコン領域４１３とバリアメタル層４１６との接触界面は、ショットキーバリアが形成されず、オーミック接触状態となる。これにより、カソード電極４１９とｎ⁺型シリコン領域４１３との間には、オーミック接触が形成されている。
【００１６】
さらに、特開昭５８−７９７４６号公報では、図１８に示す構造を有する半導体装置が開示されている。
【００１７】
図１８は、ショットキーバリアダイオードを有する従来の半導体装置のさらに他の例を示す模式断面図であり、半導体基板上の絶縁膜の上に形成した半導体層にＰＮ接合を形成し、このＰＮ接合により半導体層を分割することにより、半導体層において寄生容量が少なくなる静電破壊防止用ダイオードの一例を示している。
【００１８】
この半導体装置では、半導体基板５１１上に、絶縁膜５１２が形成されており、その絶縁膜５１２上にＰ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９が形成されている。Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９のそれぞれの端部には、それぞれフィールド酸化膜５１６が形成されている。Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９の界面には、ＰＮ接合領域５２０が形成されることによって、Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９から成るダイオードが構成されている。Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９から成るダイオード上のＰＮ接合領域５２０には、シリコン酸化膜５２１が形成されており、ＰＮ接合領域５２０以外のＰ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９には、白金シリサイド層５２２および５２３が形成されている。
【００１９】
Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９から成るダイオードおよびフィールド酸化膜５１６上の全体が、シリコン酸化膜５２４で被覆され、Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９上の白金シリサイド層５２２および５２３の一部分にそれぞれシリコン酸化膜５２４の開口部が設けられている。白金シリサイド層５２２および５２３上のシリコン酸化膜５２４の開口部には、それぞれダイオード用の電極５２５および５２６が形成されている。この構造においては、Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９におけるポリシリコン層の厚さは０．５μｍ程度と薄くできるため、Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９から成るダイオードのＰＮ接合領域５２０は、Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９の上方からの拡散法またはイオン注入法で形成するとポリシリコン層に対して縦方向に形成されるため，Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリシリコン層５１９から成るダイオードの寄生容量は問題にならない。このような低寄生容量ダイオードは、ＭＯＳのゲート保護等に用いると効果的である。
【００２０】
このように、前述した特開平８−３３５７０９号公報、特開昭５８−１７６７９号公報、特開昭５８−１７６８０号公報、特開昭５８−７９７４６号公報等において開示されている技術内容は、支持基板であるシリコン基板上に絶縁体を介してダイオード素子が形成されることにより、ダイオード素子のｎ型領域およびシリコン基板のｐ型領域から生じる寄生ｎｐｎ構造による、寄生ｎｐｎトランジスタ動作の防止が可能となり、シリコン基板上に絶縁体を介して形成するダイオード素子同士を近接させることができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、前述の各特許公報には、各ダイオード素子が支持基板の上部に形成され、支持基板に対して横方向の整流特性を有する、アノード電極、カソード電極がダイオード素子の同一表面に設けられているプレーナー構造のみがそれぞれ開示されている。このため、支持基板上に各ダイオード素子を形成する場合、各ダイオード素子間を絶縁層によって、分離することが必要となり、チップの面積を縮小させることには限界がある。また、プレーナー構造では、支持基板上の同一表面に各ダイオード素子を形成するため、各ダイオード素子の占有面積を小さくすると、アノード電極およびカソード電極の面積も小さくなり、アノード電極、カソード電極間の直列抵抗が増加し、順方向電流が減少するという問題もある。
【００２２】
本発明は、このような課題を解決するものであり、その目的は、寄生トランジスタ動作を防止するとともに、チップ面積の縮小化を図り、さらに、電極間の直列抵抗を低減させる半導体装置およびその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の半導体装置は、下部電極と上部電極との間に、絶縁層にて相互に絶縁された一対のダイオード素子が配置されて、該一対のダイオード素子のそれぞれが、前記下部電極および前記上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記下部電極および前記上部電極の他方とオーミック接続で電気的に接続された半導体素子構造を有し、該半導体素子構造が、半導体基板上に設けられた絶縁層内に埋め込まれていることを特徴とする。
【００２４】
前記下部電極と前記各ダイオード素子のそれぞれとがショットキー接合になっており、前記上部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっている。
【００２５】
前記下部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっており、前記上部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっている。
【００２６】
前記各ダイオード素子がそれぞれ多結晶シリコンで形成されており、前記下部電極が高融点金属によって形成されている。
【００２７】
前記各ダイオード素子がそれぞれアモルファスシリコンで形成されており、前記下部電極がＡｌ系金属と高融点金属との積層構造によって形成されている。
【００２８】
前記各ダイオード素子がそれぞれアモルファスシリコンで形成されており、前記下部電極および前記上部電極がＡｌ系金属と高融点金属との積層構造によって形成されている。
【００２９】
前記アモルファスシリコンが第１の導電型の部分と第２の導電型の部分との積層構成になっている。
【００３０】
前記絶縁層内に、前記上部電極の上方に配置された第２上部電極が設けられて、該上部電極と該第２上部電極との間に、絶縁層にて相互に絶縁された一対のダイオード素子が配置され、該一対のダイオード素子のそれぞれが、該上部電極および該第２上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、該上部電極および該第２上部電極の他方とオーミック接続で電気的に接続された第２の半導体素子構造が設けられており、前記第１半導体素子構造の前記一対のダイオード素子と前記第２半導体素子構造の前記一対のダイオード素子とによってブリッジ回路が形成されている。
【００３１】
本発明の半導体装置は、下部電極と共通電極との間に第１のダイオード素子が配置されて、該第１のダイオード素子が、前記下部電極および前記共通電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記下部電極および前記共通電極の他方とオーミック接続で電気的に接続されており、前記共通電極と上部電極との間に、第２のダイオード素子が配置されて、該第２のダイオード素子が、前記共通電極および前記上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記共通電極および前記上部電極の他方とオーミック接続で電気的に接続された第１半導体素子構造と、該第１半導体素子構造と同じ構成の第１半導体素子構造とを有し、前記第１半導体素子構造と前記第２半導体素子構造とが、半導体基板上に設けられた絶縁層上に埋め込まれていることを特徴とする。
【００３２】
前記第１半導体素子構造の下部電極同士が接続されるとともに、前記第２半導体素子構造の上部電極同士が接続されることによってブリッジ回路が形成されている。
【００３３】
本発明の半導体装置の製造方法は、半導体基板上に、第１絶縁層を形成する工程と、該絶縁層上に、第１の電極を形成する工程と、該第１の電極が埋め込まれるように第２絶縁層を形成する工程と、該第２絶縁層に、前記第１の電極が露出する一対の開口部を形成する工程と、前記各開口部内にダイオード素子をそれぞれ形成する工程と、前記各開口部内に形成された各ダイオード素子にそれぞれ電気的に接続された第２の電極を設ける工程と、該第２の電極が埋め込まれるように第３の絶縁層を形成する工程とを包含し、前記各ダイオード素子のそれぞれが、前記第１の電極および前記第２の電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記第１の電極および前記第２の電極の他方とそれぞれオーミック接続で電気的に接続されていることを特徴とする。
【００３４】
前記各ダイオード素子は、多結晶シリコンに不純物イオンを注入して、高温処理することによってそれぞれ形成されている。
【００３５】
前記各ダイオード素子は、第１の導電型を有するアモルファスシリコンと第２の導電型を有するアモルファスシリコンとを積層することによってそれぞれ形成されている。
【００３６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３７】
図１は、本発明の第１の実施形態の半導体装置の要部の断面図である。この半導体装置は、トランジスタ等の素子を組み込んだ半導体基板１上に、層間絶縁膜２が設けられており、この層間絶縁膜２内に高融点金属の下部電極３が形成されている。下部電極３上には、層間絶縁膜２に埋め込まれた少なくとも１つのシリサイド層７が形成されており、各シリサイド層７が層間絶縁膜２によって分離されている。各シリサイド層７上には、低濃度のｎ^-型ポリシリコン層４と高濃度のｎ⁺型ポリシリコン層５とが順番に積層されており、それぞれのｎ⁺型ポリシリコン層５には、共通の配線材料または高融点金属より成る上部電極６が形成されている。下部電極３上のｎ^-型ポリシリコン層４、ｎ⁺型ポリシリコン層５および上部電極６は、層間絶縁膜２内に設けられており、ｎ^-型ポリシリコン層４およびｎ⁺型ポリシリコン層５は、層間絶縁膜２によって相互に分離されている。また、上部電極６と高濃度のｎ⁺型ポリシリコン層５との界面は、オーミック接触状態になっており、下部電極３、シリサイド層７および低濃度のｎ^-型ポリシリコン層４の接続状態は、ショットキー接合になっている。これらの下部電極３、ｎ^-型ポリシリコン層４、ｎ⁺型ポリシリコン層５、上部電極６およびシリサイド層７によってショットキーバリアダイオードが構成されている。
【００３８】
このような構造の半導体装置では、層間絶縁膜２によってショットキーバリアダイオードのｎ^-型ポリシリコン層４およびｎ⁺型ポリシリコン層５の積層構造であるダイオード素子同士を確実に分離することができ、プレーナー構造のような支持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ構造の分離ではないために、原理上、寄生トランジスタ動作は発生しない。また、層間絶縁膜２内に各ダイオード素子を作り込む構造により、プレーナー構造のような支持基板に対して横方向の整流特性を有するものでなく、縦方向の整流特性を有している。したがって、ショットキーバリアダイオードを４個使用したブリッジ回路を構成する場合に、ダイオード素子層の上に、さらにダイオード素子層を積層する縦積み構造が可能となり、プレーナー構造のように、同一層上に横方向にダイオード素子を配置した場合と比較して、１チップの占有面積比が小さくなる。
【００３９】
さらに、各ダイオード素子が層間絶縁膜２内に配置されるために、他の回路構成要素を作成した後に、その上にダイオード素子が埋め込まれた層間絶縁膜２を積層することができ、これによっても、１チップの占有面積を小さくすることができる。各ダイオード素子のカソード電極およびアノード電極が上部の同一層上に配置されるプレーナー構造を有するショットキーバリアダイオードと比較すると、両方とも素子面積が同一であれば、本発明のショットキーバリアダイオードでは、下部電極３および上部電極６によってそれぞれ構成されるカソード電極およびアノード電極が、素子部分の上部と下部とに分かれるために、カソード電極およびアノード電極を２倍の面積に広げることができ、各電極間の直列抵抗を減少させて、順方向電流を増加させることができる。
【００４０】
図２（ａ）〜（ｉ）は、本発明の第１の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【００４１】
図２（ａ）に示すように、トランジスタ等の能動素子を有する半導体基板１上に酸化シリコン、窒化シリコン等の層間絶縁膜２を常圧ＣＶＤ（Ａｔｏｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ:以後ＡＰ−ＣＶＤと記す）法、または、低圧ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ：以後ＬＰ−ＣＶＤと記す）法、または、プラズマＣＶＤ（Ｐｌａｓｍａ ＣＶＤ:以後Ｐ−ＣＶＤと記す）法によって１０００ｎｍの膜厚に成膜する。
【００４２】
次に、図２（ｂ）に示すように、層間絶縁膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、または、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔｉ、Ｗ等の高融点金属にレジストパターニングおよびドライエッチングを行ない、任意の電極形状にして下部電極３を形成する。
【００４３】
次に、図２（ｃ）に示すように、半導体基板１上の全面に層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で形成する。
【００４４】
次に、図２（ｄ）に示すように、下部電極３上方の層間絶縁膜２を下部電極３の領域内において、任意の形状にレジストパターニングおよびドライエッチングを行なって、２つの開口部８を形成する。
【００４５】
次に、図２（ｅ）に示すように、ポリシリコン４ａを、例えばＬＰ−ＣＶＤ法によって下部電極３上部の開口部８が埋まるまで５００ｎｍの膜厚を成膜する。
【００４６】
次に、図２（ｆ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて開口部８内に成膜したポリシリコン４ａを層間絶縁膜２の界面の５００ｎｍの膜厚まで削り取る。
【００４７】
次に、図２（ｇ）に示すように、開口部８内に成膜したポリシリコン４ａに不純物イオンを注入する。ｎ型の場合には、リン（Ｐ）、砒素（Ａｓ）等、ｐ型の場合には、ボロン（Ｂ）等を注入し、熱処理を行い注入した不純物イオンをポリシリコン４ａの全体に拡散させる。本発明の第１の実施形態においては、不純物イオンとしてリン（Ｐ）をポリシリコン４ａに注入して低濃度のｎ^-型不純物領域をポリシリコン４ａの全体に形成し、開口部８内に低濃度のｎ^-型ポリシリコン層４を設けている。また、リン（Ｐ）をｎ^-型ポリシリコン層４の全体に拡散させる熱処理によって、下部電極３とｎ^-型ポリシリコン層４との界面でシリサイド反応が起こり、高融点金属であるシリサイド７を形成している。
【００４８】
次に、図２（ｈ）に示すように、低濃度のｎ^-型ポリシリコン層４の上部に、さらに不純物イオンとしてリン（Ｐ）を注入し、高濃度のｎ⁺型不純物領域を形成して高濃度のｎ⁺型ポリシリコン層５を設ける。不純物イオンとしては、砒素（Ａｓ）を注入しても良い。また、開口部８内に低濃度のｎ^-型ポリシリコン層４と導電型の異なる低濃度のｐ^-型ポリシリコン層が形成されている場合には、低濃度のｐ^-型ポリシリコン層の上部に不純物イオンとして、さらにボロン（Ｂ）を注入し、高濃度のｐ⁺型ポリシリコン層を設ければよい。
【００４９】
次に、図２（ｉ）に示すように、配線材料としてＡｌ等を、例えばスパッタ法によって１００ｎｍの膜厚に成膜し、レジストパターニングおよびドライエッチングによって、上部電極６を形成する。ここで、Ａｌ等のかわりに高融点金属を用いて、上部電極６を形成し、再びこの上部電極６を下部電極３と見なして図２（ｃ）からの工程を繰り返すことによって、図９（ａ）に示す積層構造を有する半導体装置を製造することができる。
【００５０】
図３は、本発明の第２の実施形態の半導体装置の要部の断面図である。第２の実施形態の半導体装置では、図１に示す第１の実施形態の半導体装置に示すシリサイド層７および低濃度のｎ^-型ポリシリコン層４と高濃度のｎ⁺型ポリシリコン層５との配置が逆になり、ダイオード素子としての整流方向（順方向）が第１の実施形態の半導体装置と反対になる。シリサイド層７および低濃度のｎ^-型ポリシリコン層４と高濃度のｎ⁺型ポリシリコン層５との配置以外では、第２の実施形態の半導体装置と第１の実施形態の半導体装置とは、構造および機能についても同一である。
【００５１】
図４（ａ）〜（ｇ）は、図３に示す本発明の第２の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【００５２】
図４（ａ）に示すように、トランジスタ等の素子を有する半導体基板１上に、層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって１０００ｎｍの膜厚に成膜する。
【００５３】
次に、図４（ｂ）に示すように、層間絶縁膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、または、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔｉ、Ｗ等の高融点金属にレジストパターニングおよびドライエッチングを行ない、任意の電極形状にして下部電極３を形成する。
【００５４】
次に、図４（ｃ）に示すように、半導体基板１上の全面に層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で形成する。
【００５５】
次に、図４（ｄ）に示すように、下部電極３上方の層間絶縁膜２を下部電極３の領域内において、任意の形状にレジストパターニングおよびドライエッチングを行なって、２つの開口部８を形成する。
【００５６】
次に、図４（ｅ）に示すように、ポリシリコン４ａを、ＬＰ−ＣＶＤ法によって下部電極３上部の開口部８に１００ｎｍの膜厚で成膜し、さらに不純物イオンを注入する。注入する不純物イオンは、ｎ型領域を形成する場合には、リン（Ｐ）、砒素（Ａｓ）等を注入し、ｐ型領域を形成する場合には、ボロン（Ｂ）等を注入する。本発明の第２の実施形態では、不純物イオンとしてリン（Ｐ）をポリシリコン４ａに注入して高濃度のｎ⁺型不純物領域を、ポリシリコン４ａ全体に形成し、高濃度のｎ⁺型ポリシリコン層５を形成している。
【００５７】
次に、図４（ｆ）に示すように、２つの開口部８に形成された高濃度のｎ⁺型ポリシリコン層５上に、ＬＰ−ＣＶＤ法によって、ポリシリコン４ａを下部電極３上部の開口部８が完全に埋まるまで、４００ｎｍの膜厚で成膜する。そして、ＣＭＰ法にてポリシリコン４ａを層間絶縁膜２上部の表面の位置まで削り取り、ポリシリコン４ａの表面に不純物イオンを注入する。開口部８内の下層のポリシリコン部分が高濃度のｎ⁺型ポリシリコン層５である場合には、不純物イオンとしてリン（Ｐ）、砒素（Ａｓ）等をポリシリコン４ａの表面に注入し、開口部８内の下層のポリシリコン部分が高濃度のｐ⁺型ポリシリコン層である場合には、不純物イオンとしてボロン（Ｂ）等をポリシリコン４ａの表面に注入する。本発明の第２の実施形態では、開口部８内の下層のポリシリコン部分が高濃度のｎ⁺型ポリシリコン層５であるので、ポリシリコン４ａの表面にリン（Ｐ）を注入して、ポリシリコンによる低濃度のｎ^-型不純物領域を開口部８内の上層に形成し、低濃度のｎ^-型ポリシリコン層４を設けている。
【００５８】
次に、図４（ｇ）に示すように、高融点金属を、スパッタ法またはＣＶＤ法によって１００ｎｍの膜厚に成膜し、さらにレジストパタ一二ングおよびドライエッチングによって、上部電極６として形成する。その後、熱処理を行なうことにより上部電極とｎ^-型ポリシリコン層４の界面においてシリサイド反応が起こり、高融点金属であるシリサイド７を形成する。また、この上部電極６を下部電極３と見なして図４（ｃ）からの工程を繰り返すことによって、図９（ａ）に示す積層構造を有する半導体装置を製造することができる。
【００５９】
図５は、本発明の第３の実施形態の半導体装置の要部の断面図である。トランジスタ等の素子を組み込んだ半導体基板１上に、層間絶縁膜２が設けられており、この層間絶縁膜２に、Ａｌ系金属と高融点金属との下部電極９が形成されている。下部電極９上には、低濃度のｎ^-型アモルファスシリコン層１１と高濃度のｎ⁺型アモルファスシリコン層１２とが順番に積層されて、層間絶縁膜２内に埋め込まれるように形成されており、ｎ^-型アモルファスシリコン層１１とｎ⁺型アモルファスシリコン層１２との積層構造が層間絶縁膜２によって相互に分離されている。２つに分離されている下部電極９上の低濃度のｎ^-型アモルファスシリコン層１１と高濃度のｎ⁺型アモルファスシリコン層１２との積層構造は、それぞれのｎ⁺型アモルファスシリコン層１２に、共通の配線材料より成る上部電極１０が形成されている。そして、下部電極９上のｎ^-型アモルファスシリコン層１１、ｎ⁺型アモルファスシリコン層１２および上部電極１０は、層間絶縁膜２内に設けられている。また、上部電極１０と高濃度のｎ⁺型アモルファスシリコン層１２との界面は、オーミック接触状態になっており、下部電極９と低濃度のｎ^-型アモルファスシリコン層１１の接続状態は、ショットキー接合となっている。これらの下部電極９、ｎ^-型アモルファスシリコン層１１、ｎ⁺型アモルファスシリコン層１２および上部電極１０によってショットキーバリアダイオードが構成されている。
【００６０】
このような構造の半導体装置では、層間絶縁膜２によってショットキーバリアダイオードのｎ^-型アモルファスシリコン層１１およびｎ⁺型アモルファスシリコン層１２の積層構造であるダイオード素子同士を確実に分離することができ、プレーナー構造のような支持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ構造の分離ではないために、原理上、寄生トランジスタ動作は発生しない。また、層間絶縁膜２内に各ダイオード素子を作り込む構造により、プレーナー構造のような支持基板に対して横方向の整流特性を有するものでなく、縦方向の整流特性を有している。したがって、ショットキーバリアダイオードを４個使用したブリッジ回路を構成する場合に、ダイオード素子層の上に、さらにダイオード素子層を積層する縦積み構造が可能となり、プレーナー構造のように、同一層上に横方向にダイオード素子を配置した場合と比較して、１チップの占有面積比が小さくなる。
【００６１】
さらに、各ダイオード素子が層間絶縁膜２内に配置されるために、他の回路構成要素を作成した後に、その上にダイオード素子が埋め込まれた層間絶縁膜２を積層するができ、これによっても、１チップの占有面積を小さくすることができる。各ダイオード素子のカソード電極およびアノード電極が上部の同一層上に配置されるプレーナー構造を有するショットキーバリアダイオードと比較すると、両方とも素子面積が同一であれば、本発明のショットキーバリアダイオードでは、下部電極３および上部電極６によってそれぞれ構成されるカソード電極およびアノード電極が、素子部分の上部と下部とに分かれるために、カソード電極およびアノード電極を２倍の面積に広げることができ、各電極間の直列抵抗を減少させて、順方向電流を増加させることができる。また、半導体部分に成膜温度の低いアモルファスシリコンを使用することにより、上部電極１０および下部電極９ともに低融点のＡｌ系金属を使用することができる。
【００６２】
図６（ａ）〜（ｈ）は、図５に示す本発明の第３の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【００６３】
図６（ａ）に示すように、トランジスタ等の素子を有する半導体基板１上に、層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって１０００ｎｍの膜厚に成膜する。
【００６４】
次に、図６（ｂ）に示すように、層間絶縁膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等の高融点金属をスパッタ法またはＣＶＤ法により、１層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚に成膜し、この３層構造に積層された金属膜を、任意の電極形状にレジストパターニングおよびドライエッチングを行ない、下部電極９を形成する。
【００６５】
次に、図６（ｃ）に示すように、半導体基板１上の全面に下部電極９を被覆するように、層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で形成する。
【００６６】
次に、図６（ｄ）に示すように、下部電極９上方の層間絶縁膜２を下部電極９の領域内において、任意の形状にレジストパターニングおよびドライエッチングを行なって、２つの開口部８を形成する。
【００６７】
次に、図６（ｅ）に示すように、アモルファスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９上部の開口部８が埋まるまで、５００ｎｍの厚さに成膜する。
【００６８】
次に、図６（ｆ）に示すように、ＣＭＰ法にて開口部８内に成膜したアモルファスシリコン１１ａを層間絶縁膜２の界面まで削り取り、さらに、開口部８内に成膜したアモルファスシリコン１１ａに不純物イオンを注入する。ｎ型の場合には、リン（Ｐ）、砒素（Ａｓ）等、ｐ型の場合には、ボロン（Ｂ）等を注入する。本発明の第３の実施形態においては、不純物イオンとしてリン（Ｐ）をアモルファスシリコン１１ａに注入して低濃度のｎ^-型不純物領域をアモルファスシリコン１１ａの全体に形成し、開口部８内に低濃度のｎ^-型アモルファスシリコン層１１を設けている。
【００６９】
次に、図６（ｇ）に示すように、低濃度のｎ^-型アモルファスシリコン層１１の上部に不純物イオンをさらに注入する。開口部８内のアモルファスシリコン１１ａが低濃度のｎ^-型不純物領域の場合には、リン（Ｐ）、砒素（Ａｓ）等を注入する。また、開口部８内のアモルファスシリコン１１ａが低濃度のｐ^-型不純物領域の場合には、ボロン（Ｂ）等を注入する。本発明の第３の実施形態においては、リン（Ｐ）を注入にて、低濃度のｎ^-型アモルファスシリコン層１１の上部に高濃度のｎ⁺型不純物領域を形成し、高濃度のｎ⁺型アモルファスシリコン１２を設けている。
【００７０】
次に、図６（ｈ）に示すように、配線材料として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等の高融点金属をスパッタ法またはＣＶＤ法により、１層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚に成膜し、この３層構造に積層された金属膜を、下部電極９と同じ電極形状になるようにレジストパターニングおよびドライエッチングを行ない上部電極１０を形成する。また、この上部電極１０を下部電極９と見なして図６（ｃ）からの工程を繰り返すことによって、図９（ａ）に示す積層構造を有する半導体装置を製造することができる。
【００７１】
図７は、本発明の第４の実施形態の半導体装置の要部の断面図である。トランジスタ等の素子を組み込んだ半導体基板１上に、層間絶縁膜２が設けられており、この層間絶縁膜２内にＡｌ系金属と高融点金属との下部電極９が形成されており、下部電極９上は、高濃度のｐ⁺型アモルファスシリコン層１３と高濃度のｎ⁺型アモルファスシリコン層１２とが順番に積層されて、層間絶縁膜２に埋め込まれるように形成されており、ｐ⁺型アモルファスシリコン層１３とｎ⁺型アモルファスシリコン層１２との積層構造が層間絶縁膜２によって相互に分離されている。２つに分離されている下部電極９上の高濃度のｐ⁺型アモルファスシリコン層１３と高濃度のｎ⁺型アモルファスシリコン層１２との積層構造は、それぞれのｎ⁺型アモルファスシリコン層１２に、共通の配線材料より成る上部電極１０が形成されている。そして、下部電極９上のｐ⁺型アモルファスシリコン層１３、ｎ⁺型アモルファスシリコン層１２および上部電極１０は、層間絶縁膜２内に設けられている。
【００７２】
また、ｐ⁺型アモルファスシリコン層１３とｎ⁺型アモルファスシリコン層１２との界面には、ＰＮ接合領域が形成されており、上部電極１０と高濃度のｎ⁺型アモルファスシリコン層１２との界面は、オーミック接触状態になっており、さらに下部電極９と高濃度のｐ^-型アモルファスシリコン層１３との接続状態も、オーミック接触状態になっている。これらの下部電極９、ｐ⁺型アモルファスシリコン層１３、ｎ⁺型アモルファスシリコン層１２、上部電極１０によってｐ⁺型アモルファスシリコン層１３からｎ⁺型アモルファスシリコン層１２へ順方向電流が流れるＰＮ接合ダイオードが構成されている。
【００７３】
図７に示す第４の実施形態の半導体装置では、層間絶縁膜２によってＰＮ接合ダイオードのｐ⁺型アモルファスシリコン層１３およびｎ⁺型アモルファスシリコン層１２の積層構造であるダイオード素子同士を確実に分離することができ、プレーナー構造のような支持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ構造の分離ではないために、原理上、寄生トランジスタ動作は発生しない。
【００７４】
また、第４の実施形態の半導体装置は、図５に示す第３の実施形態の半導体装置のｎ−型アモルファスシリコン層１１の部分がｐ⁺型アモルファスシリコン層１３に置き換えられている以外は、第３の実施形態の半導体装置と同一の構造および機能を有している。
【００７５】
図８（ａ）〜（ｉ）は、図７に示す本発明の第４の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【００７６】
図８（ａ）に示すように、トランジスタ等の素子を有する半導体基板１上に、層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって１０００ｎｍの膜厚に成膜する。
【００７７】
次に、図８（ｂ）に示すように、層間絶縁膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等の高融点金属をスパッタ法またはＣＶＤ法により、１層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚に成膜し、この３層構造に積層された金属膜を、任意の電極形状にレジストパターニングおよびドライエッチングを行ない、下部電極９を形成する。
【００７８】
次に、図８（ｃ）に示すように、半導体基板１上の全面に下部電極９を被覆するように、層間絶縁膜２として酸化シリコン、窒化シリコン等の絶縁性保護膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で形成する。
【００７９】
次に、図８（ｄ）に示すように、下部電極９上方の層間絶縁膜２を下部電極９の領域内において、任意の形状にレジストパターニングおよびドライエッチングを行なって、２つの開口部８を形成する。
【００８０】
次に、図８（ｅ）に示すように、アモルファスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９上部の開口部８に２５０ｎｍの膜厚で成膜する。
【００８１】
次に、図８（ｆ）に示すように、下部電極９上部の開口部８に２５０ｎｍの膜厚で成膜されたアモルファスシリコン１１ａに不純物イオンを注入する。注入する不純物イオンは、ｎ型領域を形成する場合には、リン（Ｐ）、砒素（Ａｓ）等を注入し、ｐ型領域を形成する場合には、ボロン（Ｂ）等を注入する。本発明の第４の実施形態では、不純物イオンとしてボロン（Ｂ）をアモルファスシリコン１１ａに注入して高濃度のｐ⁺型不純物領域を、アモルファスシリコン１１ａ全体に形成し、高濃度のｐ⁺型ポリシリコン層１３を形成する。
【００８２】
次に、図８（ｇ）に示すように、高濃度のｐ⁺型ポリシリコン層１３を被覆するように、ｐ⁺型ポリシリコン層１３上に、アモルファスシリコン１１ａをＰ−ＣＶＤ法によって開口部８が埋まるまで２５０ｎｍ以上の膜厚で成膜する。
【００８３】
次に、図８（ｈ）に示すように、ＣＭＰ法にてアモルファスシリコン１１ａを層間絶縁膜２上部（開口部８上部）の表面の位置まで削り取り、アモルファスシリコン１１ａの表面に不純物イオンを注入する。開口部８内の下層のアモルファスシリコン部分が高濃度のｐ⁺型アモルファスシリコン層１３である場合には、不純物イオンとしてリン（Ｐ）、砒素（Ａｓ）等をアモルファスシリコン１１ａの表面に注入し、開口部８内の下層のアモルファスシリコン部分が高濃度のｎ⁺型アモルファスシリコン層である場合には、不純物イオンとしてボロン（Ｂ）等をアモルファスシリコン１１ａの表面に注入する。本発明の第４の実施形態では、開口部８内の下層のアモルファスシリコン部分が高濃度のｐ⁺型アモルファスシリコン層１３であるので、アモルファスシリコン１１ａの表面にリン（Ｐ）を注入して、高濃度のｎ⁺型不純物領域を開口部８内の上層のアモルファスシリコン１１ａ全体に形成し、高濃度のｎ⁺型アモルファスシリコン層１２を設けている。
【００８４】
次に、図８（ｉ）に示すように、配線材料として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等の高融点金属をスパッタ法またはＣＶＤ法により、１層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚に成膜し、この３層構造に積層された金属膜を、下部電極９と同じ電極形状になるようにレジストパターニングおよびドライエッチングを行ない上部電極１０を形成する。また、この上部電極１０を下部電極９と見なして図８（ｃ）からの工程を繰り返すことによって、図９（ａ）に示す積層構造を有する半導体装置を製造することができる。
【００８５】
尚、以上の図２（ａ）〜（ｉ）、図４（ａ）〜（ｇ）、図６（ａ）〜（ｈ）、図８（ａ）〜（ｉ）示したように、製造方法を工程別に示したように既存のプロセス技術を使用して、本発明の第１〜４の実施形態の半導体装置の構造を有するダイオード素子の形成が可能となる。また、本発明の第１〜４の実施形態の半導体装置では、下部電極と上部電極との間に、２つのダイオード素子が並列に接続されている例を示しているが、下部電極および／または上部電極は、各々のダイオード素子毎に分割して形成しても良い。
【００８６】
図９（ａ）は、本発明の第１〜４の実施形態に基づいて形成したダイオードを使用した半導体装置である整流ブリッジ回路装置の断面図であり。図９（ｂ）は、そのダイオードの回路接続図である。図９（ａ）に示すように、下部電極３上にシリサイド層７が形成され、シリサイド層７上に、低濃度のｎ^-型ポリシリコン層４と高濃度のｎ⁺型ポリシリコン層５とが積層されており、ｎ⁺型ポリシリコン層５の上には、共通電極１５が形成されている。さらに、共通電極１５上に、シリサイド層７、ｎ^-型ポリシリコン層４、ｎ⁺型ポリシリコン層５が順番に積層されて、ｎ⁺型ポリシリコン層５上に上部電極６が形成されている。
【００８７】
このように、図９（ａ）に示す半導体装置では、上下方向に２つのダイオードを積層した構成になっている。したがって、このような構成の半導体装置をそれぞれ並列に形成することにより、４つのダイオードを同一平面上に配置した場合に比べて、チップ内でのダイオードの占有面積を半分とすることができる。
【００８８】
また、図９（ａ）に示すように、並列に形成された各半導体装置における下部電極３同士および上部電極６同士をそれぞれ電気的に接続して、図９（ｂ）に示すように、整流用のダイオードブリッジ回路を構成できる。
【００８９】
【発明の効果】
本発明の半導体装置は、絶縁層内に少なくとも１つの半導体素子が電気的に絶縁されて形成されるとともに、各半導体素子のそれぞれの表面が、それぞれ電極によって相互に接続されていることにより、半導体基板に対して縦方向に整流特性を有する半導体素子を作製することができ、寄生トランジスタ動作を防止できるとともに、チップ面積の縮小化が可能となる。また、カソード電極、アノード電極が素子部分の上部と下部とに分かれるために、カソード電極、アノード電極の面積は２倍になり、電極間の直列抵抗を減少さすことができるために、順方向電流を増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の要部の断面図である。
【図２】（ａ）〜（ｉ）は、本発明の第１の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【図３】本発明の第２の実施形態の半導体装置の要部の断面図である。
【図４】（ａ）〜（ｇ）は、本発明の第２の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【図５】本発明の第３の実施形態の半導体装置の要部の断面図である。
【図６】（ａ）〜（ｈ）は、本発明の第３の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【図７】本発明の第４の実施形態の半導体装置の要部の断面図である。
【図８】（ａ）〜（ｉ）は、本発明の第４の実施形態の半導体装置の製造方法における各工程を示す断面図である。
【図９】（ａ）は、本発明の第１〜４の実施形態に基づいて作製された整流ブリッジ回路装置である。（ｂ）は、その回路接続図である。
【図１０】従来のショットキーバリアダイオードの一例を示す模式断面図である。
【図１１】ショットキーバリアダイオードを有する従来の半導体装置の他の模式断面図である。
【図１２】従来のショットキーバリアダイオードを４個組み合わせた半導体装置の平面図である。
【図１３】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【図１４】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【図１５】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【図１６】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【図１７】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【図１８】ショットキーバリアダイオードを有する従来の半導体装置のさらに他の模式断面図である。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
３ 下部電極
４ ｎ^-型ポリシリコン層
４ａ ポリシリコン
５ ｎ⁺型ポリシリコン層
６ 上部電極
７ シリサイド層
８ 開口部
９ 下部電極
１０ 上部電極
１１ ｎ^-型アモルファスシリコン層
１１ａ アモルファスシリコン
１２ ｎ⁺型アモルファスシリコン層
１３ ｐ⁺型アモルファスシリコン層
１５ 共通電極
１０１ 支持基板
１０２ ｎ型シリコン基板
１０３ ショットキー金属
１０４ オーミック金属
１０５ ｎ⁺型不純物領域
１０６ ｎ⁺型不純物領域
１０７ 絶縁膜
１０８ シリコン基板
１０９ ＳｉＯ₂膜
１１０ ＳＯＩ基板
１１１ 高抵抗ポリシリコン
２０１ シリコン基板
２０２ 高不純物領域
２０３ ショットキー金属
２０４ オーミック金属
２０５ ｐ型のシリコン基板
２０６ ｎ型シリコンエピタキシャル層
２０６ａ ｎ型シリコンエピタキシャル層
２０７ 絶縁分離層
２０８ 絶縁膜
２１０ ショットキーバリアダイオード
２１１ パッド
３１１ 絶縁物層
３１２ ｎ⁺型多結晶シリコン層
３１３ ＳｉＯ₂膜
３１４ ｎ^-型多結晶シリコン層
３１５ バリアメタル層
３１６ 電極材料層
３１７ アノード電極
３１８ カソード電極
４１１ 絶縁物層
４１２ ｎ^-型シリコン領域
４１３ ｎ⁺型シリコン領域
４１４ 多結晶シリコン層
４１５ ＳｉＯ₂膜
４１６ バリアメタル層
４１７ 電極材料層
４１８ アノード電極
４１９ カソード電極
５１１ 半導体基板
５１２ 絶縁膜
５１６ フィールド酸化膜
５１７ Ｐ型領域のポリシリコン層
５１９ Ｎ型領域のポリシリコン層
５２０ ＰＮ接合領域
５２１ シリコン酸化膜
５２２ 白金シリサイド層
５２３ 白金シリサイド層
５２４ シリコン酸化膜
５２５ ダイオード用の電極
５２６ ダイオード用の電極

Claims (13)

1. 下部電極と上部電極との間に、絶縁層にて相互に絶縁された一対のダイオード素子が配置されて、該一対のダイオード素子のそれぞれが、前記下部電極および前記上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記下部電極および前記上部電極の他方とオーミック接続で電気的に接続された半導体素子構造を有し、
   該半導体素子構造が、半導体基板上に設けられた絶縁層内に埋め込まれていることを特徴とする半導体装置。
2. 前記下部電極と前記各ダイオード素子のそれぞれとがショットキー接合になっており、前記上部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっている請求項１に記載の半導体装置。
3. 前記下部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっており、前記上部電極と前記各ダイオード素子のそれぞれとがオーミック接続になっている請求項１に記載の半導体装置。
4. 前記各ダイオード素子がそれぞれ多結晶シリコンで形成されており、前記下部電極が高融点金属によって形成されている請求項２に記載の半導体装置。
5. 前記各ダイオード素子がそれぞれアモルファスシリコンで形成されており、前記下部電極がＡｌ系金属と高融点金属との積層構造によって形成されている請求項２に記載の半導体装置。
6. 前記各ダイオード素子がそれぞれアモルファスシリコンで形成されており、前記下部電極および前記上部電極がＡｌ系金属と高融点金属との積層構造によって形成されている請求項３に記載の半導体装置。
7. 前記アモルファスシリコンが第１の導電型の部分と第２の導電型の部分との積層構成になっている請求項６に記載の半導体装置。
8. 前記絶縁層内に、前記上部電極の上方に配置された第２上部電極が設けられて、該上部電極と該第２上部電極との間に、絶縁層にて相互に絶縁された一対のダイオード素子が配置され、該一対のダイオード素子のそれぞれが、該上部電極および該第２上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、該上部電極および該第２上部電極の他方とオーミック接続で電気的に接続された第２の半導体素子構造が設けられており、
   前記第１半導体素子構造の前記一対のダイオード素子と前記第２半導体素子構造の前記一対のダイオード素子とによってブリッジ回路が形成されている、請求項１に記載の半導体装置。
9. 下部電極と共通電極との間に第１のダイオード素子が配置されて、該第１のダイオード素子が、前記下部電極および前記共通電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記下部電極および前記共通電極の他方とオーミック接続で電気的に接続されており、前記共通電極と上部電極との間に、第２のダイオード素子が配置されて、該第２のダイオード素子が、前記共通電極および前記上部電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記共通電極および前記上部電極の他方とオーミック接続で電気的に接続された第１半導体素子構造と、
   該第１半導体素子構造と同じ構成の第１半導体素子構造とを有し、
   前記第１半導体素子構造と前記第２半導体素子構造とが、半導体基板上に設けられた絶縁層上に埋め込まれていることを特徴とする半導体装置。
10. 前記第１半導体素子構造の下部電極同士が接続されるとともに、前記第２半導体素子構造の上部電極同士が接続されることによってブリッジ回路が形成されている請求項９に記載の半導体装置。
11. 半導体基板上に、第１絶縁層を形成する工程と、
    該絶縁層上に、第１の電極を形成する工程と、
    該第１の電極が埋め込まれるように第２絶縁層を形成する工程と、
    該第２絶縁層に、前記第１の電極が露出する一対の開口部を形成する工程と、
    前記各開口部内にダイオード素子をそれぞれ形成する工程と、
    前記各開口部内に形成された各ダイオード素子にそれぞれ電気的に接続された第２の電極を設ける工程と、
    該第２の電極が埋め込まれるように第３の絶縁層を形成する工程とを包含し、
    前記各ダイオード素子のそれぞれが、前記第１の電極および前記第２の電極のいずれか一方とショットキー接合で電気的に接続されるとともに、前記第１の電極および前記第２の電極の他方とそれぞれオーミック接続で電気的に接続されていることを特徴とする半導体装置の製造方法。
12. 前記各ダイオード素子は、多結晶シリコンに不純物イオンを注入して、高温処理することによってそれぞれ形成されている請求項１１に記載の半導体装置の製造方法。
13. 前記各ダイオード素子は、第１の導電型を有するアモルファスシリコンと第２の導電型を有するアモルファスシリコンとを積層することによってそれぞれ形成されている請求項１１に記載の半導体装置の製造方法。

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