JP4932088B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、トレンチゲート構造の半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電力増幅回路、電源回路、コンバータ或いは電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求されるが、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の場合には、大電流化を達成する方法として、チャネル幅を増大させることによって対処している。
【０００３】
そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、例えばメッシュゲート構造が用いられている。メッシュゲート構造では、ゲートを平面的に格子状に配置して単位チップ面積当りのチャネル幅を増加させている。メッシュゲート構造のＦＥＴについては例えばオーム社刊「半導体ハンドブック」第４２９頁乃至第４３０頁に記載されている。
【０００４】
従来、このようなパワーＦＥＴには、工程が簡単でありゲート絶縁膜となる酸化膜の形成が容易なことからプレーナ構造のものが用いられてきた。しかしながら、プレーナＦＥＴでは低抵抗化のためにセルサイズを小さくすると、隣接するセルの空乏層がぶつかり、電流が流れなくなってしまう。このため微細化を図っても抵抗は下がらない。これをＪＦＥＴ効果といい、これゆえにプレーナＦＥＴでは微細化による低抵抗化には限界があった。
【０００５】
このため、更にセルの集積度を向上させることが可能であり、加えてオン抵抗を低減させることができる等の理由からＪＦＥＴ効果のないトレンチゲート構造のＦＥＴが考えられた。トレンチゲート構造とは、半導体基板主面に延設した溝に絶縁膜を介してゲートとなる導体層を設け、前記主面の深層部をドレイン領域とし、前記主面の表層部をソース領域とし、前記ドレイン領域及びソース領域間の半導体層をチャネル形成領域とするものである。この種のトレンチゲート構造のＭＩＳＦＥＴは、例えば特開平８−２３０９２号公報に開示されている。
【０００６】
また、本発明者等は、トレンチゲート構造のゲート導体層上面を半導体基板主面より高く形成してソースオフセットを防止する技術を発明し、この技術は特開平１２‐２７７５３１号公報に開示されている。また、プレーナ構造のＦＥＴに関して基板上のゲート電極に形成した側壁スペーサを用いて加工限界を越えた微細なトレンチを作成する技術が特開平９‐２４６５５０号公報に開示されている。
【０００７】
【発明が解決しようとする課題】
こうした従来の半導体装置では、ホトリソグラフィによって形成したレジストマスクを用いたエッチングによって絶縁膜を開口してソース領域とのコンタクト領域を露出させていた。このため、コンタクト領域形成のために、寸法誤差・マスク合わせ誤差等を見込んだマスク合わせのマージンが必要となり、このマージンによってＦＥＴ単位セルの占有面積が律則されることが多かった。単位セル面積の縮小によるオン抵抗の低減には限界があった。
【０００８】
またソース領域とソース電極との接続では、ベース電位を一定とするためにチャネル形成領域に設けたコンタクト層にもソース電極をコンタクト孔によって電気的に接続するボディコンタクトが行われる場合に、前記コンタクト孔の位置がずれると、ソース電極の周囲に位置するトレンチゲートとソース電極との距離が均一にならない。このため、距離の大きな部分ではエミッタ‐ベース間の抵抗が大きくなってフィードバック量が大となり、バイポーラトランジスタ作用が起こりやすくなる。こうした寄生バイポーラトランジスタによってアバランシェ耐量の低下が生じていた。
【０００９】
本発明の課題は、これらの問題点を解決し、半導体チップ面積の縮小を進めることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板に設けられた溝内にゲート用導体層が埋め込まれ、前記主面上にソース用導体層が設けられた絶縁ゲート型半導体装置であって、前記ゲート用導体層及びその上面を覆うキャップ絶縁膜からなるゲートピラーの一部が前記半導体基板主面に突出し、ゲートピラーの前記突出した部分の側壁に側壁スペーサを有し、この側壁スペーサにより規定された半導体基板主面のコンタクト領域に前記ソース用導体層が接続されている。
【００１１】
また、半導体基板内に選択的に形成された第１の半導体領域と、前記第１の半導体領域内に選択的に形成された第２の半導体領域と、前記第２の半導体領域主面から前記半導体基板に達する溝と、前記溝内に絶縁膜を介して形成された導体層とを有し、前記導体層及びその上面を覆うキャップ絶縁膜からなるゲートピラーが前記第２の半導体領域主面上に延びた柱を有し、前記ゲートピラーの柱の側壁には側壁スペーサが設けられ、前記側壁スペーサに規定されたコンタクト領域にて前記第２の半導体領域に電極が接続され、前記半導体半導体基板をドレイン、前記導体層をゲート、前記第２の半導体領域をソースとした。
【００１２】
また、第１導電型の半導体本体と、前記半導体本体の一主面内に所定深さに形成された、前記第１導電型とは反対の導電型を示す第２導電型の第１の半導体領域と、前記第１の半導体領域内に所定深さに形成された第１導電型の第２の半導体領域と、前記第１の半導体領域を貫いて、前記第２の半導体領域主面から前記半導体本体に達する第１の溝と、前記第１の溝内に絶縁膜を介して埋め込まれるゲート用導体層及びこの導体層の上面を覆うキャップ絶縁膜からなり、一部が前記第２の半導体領域の主面よりも突出する柱部を有するピラーゲートと、前記ピラーゲート柱部の側壁に設けられた側壁スペーサと、前記側壁スペーサ間の領域で前記第２の半導体領域へ電気的に接続された第１の電極とからなる。
【００１３】
また、第１導電型を示す半導体本体と、前記半導体本体内に形成された第２導電型を示す第１の半導体領域と、前記第１の半導体領域内に形成された第１導電型を示す第２の半導体領域と、前記第２の半導体領域の主面から前記半導体本体の領域に達するトレンチゲートを有する縦構造の絶縁ゲート型半導体装置であって、前記トレンチゲート及びその上面を覆う絶縁膜からなるゲートピラーの一部は前記第２の半導体領域主面を越えて突出し、前記突出したゲートピラーの側壁に側壁スペーサが設けられ、前記側壁スペーサにより規定されたコンタクト領域に前記第２の半導体領域に接続されたソース電極が設けられている。
【００１４】
また、半導体基板に設けられた溝内にゲート用導体層が埋め込まれ、前記主面上にソース用導体層が設けられた絶縁ゲート型半導体装置の製造方法であって、前記半導体基板内に第１の半導体領域を形成する工程と、前記半導体基板に前記第１の半導体形成領域を貫いて溝を形成する工程と、前記溝内において露出する前記第１の半導体領域表面にゲート絶縁膜を形成する工程と、前記ゲート用導体層及びその上面を覆うキャップ絶縁膜からなるゲートピラーによって前記ゲート絶縁膜が形成された溝を埋め込み、前記ゲートピラーの一部を前記半導体基板主面から突出させて形成する工程と、前記溝により区画された前記第１の半導体領域内に第２の半導体領域を形成する工程と、前記突出した導体層及びこの導体層の上面を覆う絶縁膜の側壁に側壁スペーサを形成する工程と、前記側壁スペーサにより規定されたソースコンタクト領域に前記ソース用導体層を形成する工程とを有する。
【００１５】
上述した本発明によれば、半導体基板主面から突出しているゲートピラーの側面に形成した側壁スペーサをマスクとして用いたセルフアラインによってソースコンタクト領域或いはソースコンタクト孔を形成しているので、マスク合わせのマージンが不用となり単位セルの占有面積を縮小することができる。このため、半導体チップのサイズ縮小或いはオン抵抗の低減が可能になる。
【００１６】
また、トレンチの側面とコンタクト或いはボディコンタクトとの距離を充分に小さくすることができるので、寄生バイポーラトランジスタによるアバランシェ耐量の低下を防止することができる。このため、安定したアバランシェ耐量の確保が可能となり、通常の中低耐圧製品の耐圧を向上させて、従来は別製品としていた車載用のパワートランジスタを同一チップとすることができる。これによって、車載用のパワートランジスタの開発ＴＡＴが短縮され早期の製品投入及び開発コストの低減が可能になる。
【００１７】
また、ゲート電極の上面を覆うキャップ絶縁膜はＣＶＤ等による堆積膜を用いることによって任意の膜厚に形成することができ、ゲート電極及びキャップ絶縁膜の側面を覆う側壁スペーサの幅はエッチングバックする酸化珪素膜等の膜厚によって任意の幅に形成することができる。ゲートピラーの側面に側壁スペーサを形成することによって半長円形状に絶縁膜を形成しゲート電極の端部とゲート電極周囲のソース電極との間隔を均一化することができる。加えて、キャップ絶縁膜と側壁スペーサとが段差の形成されない連続した面によって一体化されるため、熱応力等の影響を低減することが可能となる。
【００１８】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の一実施の形態の半導体装置であるトレンチゲート構造の縦型パワーＭＩＳＦＥＴを示す平面図であり、図２は、このパワーＭＩＳＦＥＴを示す等価回路図である。図３は、図１中ａ部を拡大して示す要部平面図であり、図４は、図３中のａ−ａ線に沿った縦断面図、図５は、図３中のｂ−ｂ線に沿った縦断面図、図６は、図３中のｃ−ｃ線に沿った縦断面図である。
【００２０】
本実施の形態のＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってエピタキシャル層２を形成した半導体基板に形成される。このＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に設けられたプレート状のフィールド絶縁膜３（図３中にても二重斜線を付す）によって囲まれた領域内に形成され、角部内側に矩形部分を有している。
【００２１】
前記領域内には、平面形状が長方形状となっているトレンチゲート構造のセルを規則的に複数配置し、各ゲートを平面的に格子状に配置して各セルを並列接続したメッシュゲート構造で構成される。
【００２２】
各セルでは、半導体基体１上に形成されたｎ−型の第１半導体層２ａがドレイン領域となり、第１半導体層２ａ上に形成されたｐ型の第２半導体層２ｂがチャネルの形成されるベース領域となり、第２半導体層２ｂ上に形成されたｎ＋型の第３半導体層２ｃがソース領域となる縦型ＦＥＴとなっている。
【００２３】
ゲート導体層４は、半導体基板主面からドレイン領域となるｎ−型第１半導体層２ａに達する溝にゲート絶縁膜５を介して形成される。ゲート導体層４としては、例えば不純物が導入された多結晶珪素を用い、ゲート絶縁膜５としては、例えば、２７ｎｍ程度の熱酸化膜と、５０ｎｍ程度の堆積膜とを順次形成した多層膜で構成されている。セルの形状を長方形とし、各半導体層２ａ，２ｂ，２ｃの側面が（１００）面またはそれに等価な面でストライプ状或いはメッシュ状に形成することによって、ゲート導体層４の電界により前記（１００）面またはそれに等価な面に沿ってキャリア移動が行われるのでモビリティが向上する。
【００２４】
本実施の形態のゲート導体層４の上面はキャップ絶縁膜６によって覆われており、ゲート導体層４及びキャップ絶縁膜６からなるゲートピラーが、ソース領域となる第３半導体層２ｃの表面即ち半導体基板主面よりも高く形成され、ゲートピラーの半導体基板主面から突出した部分の側壁に側壁スペーサ７が形成されている。この構成ではゲート導体層４の一部が半導体基板主面よりも高く形成されている場合には、ソース領域がシャロー化しても、ゲート導体層４がソース領域からはずれるソースオフセットを防止することができるが、キャップ絶縁膜６のみが突出する構成であってもよい。この構成については、後に図２1を参照して説明する。
【００２５】
図３に示すように、隣接するセルのゲート導体層４は互いに接続されており、外周に位置するセルの各ゲート導体層４は半導体チップの外周部近傍にて、例えば多結晶珪素を用いたゲート配線８と接続されている。
【００２６】
ゲート配線８は、層間絶縁膜９を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング１０（図３中では破線にて部分的に示す）と電気的に接続されている。ゲートガードリング１０は、フィールド絶縁膜３の角部矩形部分に設けられた矩形形状のゲート電極１１（図３中では破線にて部分的に示す）と一体に形成され、ゲート電極１１にゲート導電層４の接続領域（図１中破線にて示す）が設けられている。
【００２７】
ソースとなる第３半導体層２ｃには、例えばシリコンを含有させたアルミニウムを用いたソース用導体層１２（図３中では破線にて部分的に示す）が電気的に接続されており、ソース用導体層１２は、側壁スペーサ７によって規定された第３半導体層２ｃのコンタクト領域（図１中破線にて示す）に接続されており、このソース用導体層１２は、ソースとなる第３半導体層２ｃの他に、ベース電位を一定とするために、第２半導体層２ｂに設けられたｐ＋型のコンタクト層１３にも電気的に接続されている。
【００２８】
また、図２，図３或いは図６に示されているように、ゲート電極１１とソース用導体層１２との間には、ソースからのサージに対して、ゲート絶縁膜５の破壊を防止するバック・トゥ・バック構成の保護ダイオード１４が設けられている。図６は保護ダイオード１４を拡大して示す縦断面図であり、保護ダイオード１４はｎ＋型半導体領域１４ａとｐ型半導体領域１４ｂとが交互に同心環状に形成されており、両端のｎ＋型半導体領域１４ａに夫々ゲート電極１１及びソース用導体層１２が電気的に接続されている。
【００２９】
また、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１５ａに、例えばシリコンを含有させたアルミニウムを用いた配線１５ｂ（図３中では破線にて部分的に示す）を接続したソースガードリング１５が設けられており、ソースガードリング１５の配線１５ｂも、ソース用導体層１２と同様に、保護ダイオード１４のｎ＋型半導体領域１４ａに接続されている。
【００３０】
なお、ゲート配線６及びゲートガードリング１０は、矩形環状に設けられたフィールド絶縁膜３上に設けられ、ゲート電極１１及び保護ダイオード１４は、フィールド絶縁膜３の角部に設けた矩形部分上に設けられている。
【００３１】
また、矩形環状のフィールド絶縁膜３に沿って、その下部にはｐ型ウエル１６が形成されており、このｐ型ウエル１６にゲート絶縁膜５を介してゲート導体層４の終端部を接続することによって、フィールド絶縁膜３下の空乏層をなだらかに伸ばして空乏層の不連続を防止することができるので、ゲート導体層４終端部の電界を緩和する電界緩和部としてｐ型ウエル１６が機能する。
【００３２】
半導体基板主面の全面には、ゲートガードリング８，ゲート電極９，ソース用導体層１２，ソースガードリング１５を覆い、例えば、テトラエトキシシラン（ＴＥＯＳ）ガスをソースガスの主体とするプラズマＣＶＤ法による酸化珪素膜及びポリイミドを用いた保護絶縁膜１７が形成され、この保護絶縁膜１７に、ゲート電極９及びソース用導体層１２を部分的に露出させる開口を設け、この開口によって露出するゲート電極９及びソース用導体層１２が、ゲート及びソースの接続領域となり、この接続領域にワイヤボンディング等により電気的な接続が行なわれる。
【００３３】
ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基板１と導通するドレイン電極１８が、例えばニッケル、チタン、ニッケル及び銀が順次積層された金属層、或いはチタン、ニッケル及び金が順次積層された積層膜として形成され、このドレイン電極１８の銀又は金を用いた表面を例えば導電性の接着材によってリードフレームに接続することによって電気的な接続が行なわれる。
【００３４】
続いて、前述した半導体装置の製造方法について図７乃至図１６を用いて説明する。
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によって半導体基体１よりも低濃度のｎ−型のエピタキシャル層２を５μｍ程度形成する。これによって、半導体基体１及びエピタキシャル層２で構成された半導体基板を用意する。次に、この半導体基板の主面に６００ｎｍ程度の酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上にホトリソグラフィによってマスクを形成し、このマスクを用いたエッチングによって、半導体基板の外周に沿って矩形環状に、角部内側に矩形部分を有するプレート状のフィールド絶縁膜３を形成する。この後、このフィールド絶縁膜３の内周に沿ってホトリソグラフィによってマスクを形成し、このマスクを用いた例えばボロン（Ｂ）のイオン打込みを行ない、導入した不純物を拡散させて、電界緩和部となるｐ型のウエル１６を形成しておく。なお、ｐ型のウエル１６の不純物濃度は、例えば第２半導体層２ｂと等しい又はそれより低く構成される。
【００３５】
続いて、半導体基板主面に熱酸化膜４０ｎｍ、不純物を含まない多結晶シリコン（ｉ-ｐｏｌｙＳｉ）６００ｎｍ、酸化珪素膜５００ｎｍを積層した比較的厚い絶縁膜１９を形成し、フィールド絶縁膜３によって囲まれたセル形成領域内の絶縁膜１９に、各ゲートが平面的に格子状に配置されたメッシュゲート構造のゲート導体層４パターンを開口させたレジストマスク２０をホトリソグラフィによって形成し、このレジストマスク２０を用いたエッチングによって、絶縁膜１９に前記パターンの半導体基板主面を露出させる開口を設ける。この状態のゲート導体層部分を拡大して図７に示す。
【００３６】
次に、開口を設けた絶縁膜１９をマスクとして、ドライエッチングによって、半導体基板主面に例えば深さ１．６μｍ程度の溝Ｔ（トレンチ２Ａ）を形成する。この状態を図８に示す。なお、このエッチングでは、まずウエットエッチングによる等方性のエッチングとドライエッチングによって異方性のエッチングと行うことによって、図９に示すように形成した溝の底面及び縁部の角部を緩和させる。
【００３７】
次に、２７ｎｍ程度の熱酸化膜に５０ｎｍ程度のＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜５を形成し、前記溝内を含む半導体基板主面全面にゲート導体層４の導電膜となる多結晶珪素膜４´をＣＶＤにより形成する。この多結晶珪素膜４´の形成は２段階に分けて行われる。例えば、第１段階は３００ｎｍ程度、第２段階は３００ｎｍ程度の多結晶珪素膜が形成される。しかる後、約９５０℃、１０分間程度のアニール処理を行う。こうした２段階のデポジションにより、溝内は空洞のないゲート導体層が形成される。この多結晶珪素膜４´には抵抗値を低減する不純物（例えばリン）がその堆積中又は堆積後に導入される。不純物濃度は１Ｅ１８／ｃｍ3乃至１Ｅ２１／ｃｍ3程度とする。この状態を図１０に示す。
【００３８】
続いて、図１０に示した多結晶珪素膜４´をエッチバックさせる。多結晶珪素膜４´のエッチバックは、多結晶珪素膜４´の上端が絶縁膜１９の開口部内に残る程度に行われる。こうして、前記溝内にゲート導体層４を形成し、全面に酸化珪素膜６´を堆積させる。この状態を図１１に示す。
【００３９】
次に、酸化珪素膜６´をエッチング除去してゲート導体層４の上面を覆うキャップ絶縁膜６を形成する。このエッチングによって絶縁膜１９の酸化珪素膜は薄くなっているので、酸化珪素と多結晶シリコンとのエッチング選択比の違いを利用して絶縁膜１９の多結晶シリコンを除去し、ゲート導体層４及びキャップ絶縁膜６からなるゲートピラーを半導体基板主面から柱状に突出させ、このゲートピラーをマスクとしてエピタキシャル層２の全面にｐ型不純物（例えばボロン）のイオン打込みを行ない、１％Ｏ2を含む窒素ガス雰囲気（温度１１００℃程度）中にて約１００分程度の拡散処理（第１の熱処理）を行い、チャネル形成領域となるｐ型の第２半導体層２ｂを形成する。続いて、ｎ型不純物（例えばヒ素）を選択的にイオン打込みして、１％Ｏ2を含む窒素ガス雰囲気（温度９５０℃程度）中にて約３０分程度のアニール処理（第２の熱処理）を行ない、ソース領域となる第３半導体層２ｃを形成する。そして、これらの不純物導入が行なわれないエピタキシャル層２の深部、具体的には第２半導体層２ｂと半導体基体１との間に位置するエピタキシャル層２が、ドレイン領域として機能する第１半導体層２ａとなる。この状態を図１２に示す。
【００４０】
次に、酸化珪素膜を全面に堆積させエッチング除去し前記ゲートピラーの側面に側壁スペーサ７を形成する。この状態を図１３に示す。
次に、側壁スペーサ７をマスクとしたエッチングによってコンタクト孔を形成し、コンタクト孔によって露出した第２半導体層２ｂに直接ボロン等のｐ型不純物を導入しｐ型のコンタクト層１３を形成する。この状態を図１４に示す。
【００４１】
また、コンタクト孔形成後に、図１５に示すように側壁スペーサ７の酸化珪素を半導体基板主面の珪素に対して選択的に除去するエッチングを行ない、側壁スペーサ７を後退させ、コンタクト孔に対して自己整合で第３半導体層２ｃ表面を露出させる構成として、第３半導体層２ｃとソース用導体層１２との接触面積を拡大させて、接続抵抗を低減することも可能である。
【００４２】
次に、コンタクト孔内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング１０，ゲート電極１１，ソース用導体層１２，ソースガードリング１５を形成する。この状態を図１６に示す。
【００４３】
次に、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１７を形成し、この保護絶縁膜１７にゲート電極１１及びソース用導体層１２の前記接続領域を露出させる開口を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりドレイン電極１８を形成して、図４に示す状態となる。
【００４４】
（実施の形態２）
本実施の形態は、前記実施の形態とはキャップ絶縁膜６の形成方法が異なっている他は略同様の構成となっている。
以下、本実施の形態の半導体装置の製造方法について図７乃至図１０及び図１７乃至図２０を用いて説明する。
先ず、図７に示すように、半導体基板主面に酸化珪素膜９００ｎｍの比較的厚い絶縁膜１９を形成し、フィールド絶縁膜３によって囲まれたセル形成領域内の絶縁膜１９に、各ゲートが平面的に格子状に配置されたメッシュゲート構造のゲート導体層４パターンを開口させたレジストマスク２０をホトリソグラフィによって形成し、このレジストマスク２０を用いたエッチングによって、絶縁膜１９に前記パターンの半導体基板主面を露出させる開口を設ける。そして、前述した実施の形態と同様に図８及び図９に示すように、この絶縁膜１９をマスクとして、ドライエッチングによって、半導体基板主面に例えば深さ１．６μｍ程度の溝２Ａを形成する。続いて、溝内表面に２７ｎｍ程度の熱酸化膜に５０ｎｍ程度のＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜５を形成し、図１０に示すように、前記溝内を含む半導体基板主面全面に多結晶珪素膜４´を堆積させる。そして、この多結晶珪素膜４´をエッチング除去して、前記溝内にゲート導体層４を形成し、この多結晶珪素膜４´をエッチバックすることにより前記溝内にゲート導体層４を形成し、このゲート導体層４の上面に熱酸化による酸化珪素膜６ａを形成する。この状態を図１７に示す。
【００４５】
次に、酸化珪素膜６ａの上面を含む全面に窒化珪素膜６ｂを５０ｎｍ程度堆積させ、更に窒化珪素膜６ｂ上に堆積させた酸化珪素膜６ｃをエッチング除去して酸化珪素膜６ｃを溝内に埋め込む。この後、全面に堆積させたノンドープの多結晶シリコン膜６ｄをエッチング除去して多結晶シリコン膜６ｄを溝内に埋め込む。この状態を図１８に示す。
【００４６】
次に、窒化珪素膜６ｂ及び多結晶シリコン膜６ｄとのエッチング選択比を利用して、絶縁膜１９を選択的に除去し、ゲート導体層４及びキャップ絶縁膜６からなるゲートピラーを半導体基板主面から柱状に突出させ、このゲートピラーをマスクとしてエピタキシャル層２の全面にｐ型不純物（例えばボロン）のイオン打込みを行ない、１％Ｏ2を含む窒素ガス雰囲気（温度１１００℃程度）中にて約１００分程度の拡散処理（第１の熱処理）を行い、チャネル形成領域となるｐ型の第２半導体層２ｂを形成する。続いて、ｎ型不純物（例えばヒ素）を選択的にイオン打込みして、１％Ｏ2を含む窒素ガス雰囲気（温度９５０℃程度）中にて約３０分程度のアニール処理（第２の熱処理）を行ない、チャネル形成領域となるｐ型の第２半導体層２ｂを形成する。続いて、ｎ型不純物（例えばヒ素）を選択的にイオン打込みして、９５０℃程度の１％Ｏ2を含む窒素ガス雰囲気中にて約３０分程度のアニール処理（第２の熱処理）を行ない、ソース領域となる第３半導体層２ｃを形成する。そして、これらの不純物導入が行なわれないエピタキシャル層２の深部、具体的には第２半導体層２ｂと半導体基体１との間に位置するエピタキシャル層２が、ドレイン領域として機能する第１半導体層２ａとなる。この状態を図１９に示す。
【００４７】
この後、酸化珪素膜を全面に堆積させエッチング除去し前記ゲートピラーの側面に側壁スペーサ７を形成して図２０に示す状態となり、以降の工程は前述した実施の形態と同様となる。本実施の形態によれば、エッチングストッパとなる窒化珪素膜６ｂが薄いため、裏面に形成されてしまう窒化珪素膜を薄くすることができるので、裏面応力が緩和されるという効果がある。
【００４８】
（実施の形態３）
図２１は実施の形態１におけるゲートピラー構造の変形例を示す縦断面図である。このゲートピラー構造では、ゲート導体層４の上端が半導体基板主面よりも低くなっているが、キャップ絶縁膜６の一部が半導体基板主面よりも高く形成されている。この構成以外のは実施の形態１に示された構成と同様である。
【００４９】
本実施の形態の構成によれば、キャップ絶縁膜６を厚くすることにより、ゲート‐ソース間の絶縁性を充分に確保することができる。なお、この構成ではゲート絶縁膜５に接するゲート導体層４がソース領域２ｃに対してオフセット状態にならないように注意する必要がある。
【００５０】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等にも適用が可能である。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、ソースコンタクトを側壁スペーサを用いたセルフアラインによって形成することができるという効果がある。
（２）本発明によれば、上記効果（１）により、マスク合わせのマージンが不用となり単位セルの占有面積を縮小することができるという効果がある。
（３）本発明によれば、上記効果（２）により、半導体チップのサイズ縮小或いはオン抵抗の低減が可能になるという効果がある。
（４）本発明によれば、上記効果（１）により、トレンチの側面とコンタクト或いはボディコンタクトとの距離を充分に小さくすることができるという効果がある。
（５）本発明によれば、上記効果（４）により、寄生バイポーラトランジスタによるアバランシェ耐量の低下を防止することができるという効果がある。
（６）本発明によれば、ゲートピラーの側面に側壁スペーサを形成することによって半長円形状に絶縁膜を形成しゲート電極の端部とゲート電極周囲のソース電極との間隔を均一化することができる。加えて、キャップ絶縁膜と側壁スペーサとが段差の形成されない連続した面によって一体化されるため、熱応力等の影響を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を示す平面図である。
【図２】本発明の一実施の形態である半導体装置の等価回路図である。
【図３】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図４】図３中のａ−ａ線に沿った縦断面図である。
【図５】図３中のｂ‐ｂ線に沿った縦断面図である。
【図６】図３中のｃ−ｃ線に沿った縦断面図である。
【図７】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１７】本発明の他の実施の形態である半導体装置の要部を示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体装置の要部を示す縦断面図である。
【図１９】本発明の他の実施の形態である半導体装置の要部を示す縦断面図である。
【図２０】本発明の他の実施の形態である半導体装置の要部を示す部分平面図である。
【図２１】本発明の更に他の実施の形態である半導体装置の要部を示す縦断面図である。
【符号の説明】
１…半導体基体、２…エピタキシャル層、２ａ…第１半導体層（ドレイン領域）、２ｂ…第２半導体層（チャネル形成領域）、２ｃ…第３半導体層（ソース領域）、２Ａ…溝（トレンチ）、３…フィールド絶縁膜、４…ゲート導体層、５…ゲート絶縁膜、６…キャップ絶縁膜、７…側壁スペーサ、８…ゲート配線、９…層間絶縁膜、１０…ゲートガードリング、１１…ゲート電極、１２…ソース配線、１３…コンタクト層、１４…保護ダイオード、１５…ソースガードリング、１６…ウエル、１７…保護絶縁膜、１８…ドレイン電極、１９…絶縁膜、２０…レジストマスク。

Claims (6)

  1. （ａ）第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板内に、第１溝を形成する工程、
    （ｃ）前記第１溝内に第１導電膜を埋め込み、前記第１導電膜が前記半導体基板の表面よりも突出する突出部を有するゲートピラーを形成する工程、
    （ｄ）前記半導体基板内であって、且つ、前記第１溝の深さよりも浅い領域に、前記第１導電型と反対の導電型である第２導電型の第１半導体領域を形成する工程、
    （ｅ）前記半導体基板内であって、且つ、前記第１半導体領域よりも浅い領域に、前記第１導電型の第２半導体領域を形成する工程、
    （ｆ）前記突出部の側壁上および前記第２半導体領域上に、側壁スペーサを形成する工程、
    （ｇ）前記側壁スペーサをマスクにして、前記第２半導体領域を貫通し、且つ、前記第１半導体領域に達する第２溝を形成する工程、
    （ｈ）前記第２溝の底部の前記第１半導体領域に、前記第１半導体領域よりも不純物濃度が高く、且つ、前記第２導電型の第３半導体領域を形成する工程、
    （ｉ）前記（ｈ）工程後に、前記側壁スペーサを後退させて、前記第２半導体領域の表面の一部を露出させる工程、
    （ｊ）前記（ｉ）工程後に、前記第１、第２および第３半導体領域と接するように、前記第２溝内に第２導電膜を埋め込む工程、
    を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
  2. 請求項１に記載の絶縁ゲート型半導体装置の製造方法において、
    前記第１導電膜は前記絶縁ゲート型半導体装置のゲート電極を構成し、
    前記半導体基板は前記絶縁ゲート型半導体装置のドレイン領域を構成し、
    前記第２半導体領域は前記絶縁ゲート型半導体装置のソース領域を構成し、
    前記第１半導体領域は前記絶縁ゲート型半導体装置のチャネル領域を構成することを特徴とする絶縁ゲート型半導体装置の製造方法。
  3. 請求項２に記載の絶縁ゲート型半導体装置の製造方法において、
    前記第１溝は、前記第１半導体領域の側面が（１００）面またはそれに等価な面をなすようにストライプ状に形成されており、
    前記絶縁ゲート型半導体装置の動作時に、前記第１導電膜から発生する電界により前記（１００）面またはそれに等価な面に沿ってキャリア移動が行われることを特徴とする絶縁ゲート型半導体装置の製造方法。
  4. 請求項１〜３の何れか１項に記載の絶縁ゲート型半導体装置の製造方法において、
    前記ゲートピラーは、前記第１導電膜上に形成されたキャップ絶縁膜を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
  5. 請求項１〜４の何れか１項に記載の絶縁ゲート型半導体装置の製造方法において、
    前記第１導電膜は、多結晶シリコン膜であることを特徴とする絶縁ゲート型半導体装置の製造方法。
  6. 請求項１〜５の何れか１項に記載の絶縁ゲート型半導体装置の製造方法において、
    前記第１導電型はｎ型であり、
    前記第２導電型はｐ型であることを特徴とする絶縁ゲート型半導体装置の製造方法。
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