CN100454519C - 半导体器件及其制造方法 - Google Patents

Abstract

通过使用氮化硅膜103作为掩模在存储器单元区M内以以下状态形成栅沟槽108，所述状态是指通过栅绝缘膜101s、保护膜102以及氮化硅膜103覆盖P型外围电路P区中的和N型外围电路N区中的半导体衬底100。然后在所述栅沟槽108的内壁上形成栅绝缘膜109，并将包含有N型杂质的硅膜110嵌入所述栅沟槽108。然后去除所述氮化硅膜103，在整个表面上形成非掺杂硅膜，在此之后，将P型杂质引入P区上的非掺杂硅膜内，并将N型杂质引入M区和N区上的非掺杂硅膜内。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，具体而言，涉及一种具备沟槽栅晶体管和双栅晶体管的半导体器件及其制造方法。

背景技术

近年来DRAM(动态随机存取存储器)单元的小型化总是必然伴随着缩短存储器单元晶体管的栅长。然而，随着栅长的缩短，晶体管中的短沟道效应愈加严重，并且会出现亚阈值电流增加的问题。当增加衬底杂质浓度以使短沟道效应最小化时，由于结泄漏的增加导致DRAM中刷新特性的恶化成为严重问题。

为解决这些问题，已经着眼于一种所谓的沟槽栅晶体管(也称为凹槽型晶体管)，其是指在硅衬底上所形成的槽中嵌入栅电极(参见日本特开No.H9-232535，2001-210801，2005-142203，H7-066297，以及2004-014696)。采用沟槽栅晶体管，可以在结构上充分地维持有效沟道长度(栅长)，并使得制造具备90nm或者更低的最小特征尺寸的精密DRAM成为可能。

在DRAM的外围电路区采用具备双栅结构的晶体管已成必然，这样可以使得器件性能获得改进并且其驱动电压得以降低。在双栅结构中，由包含有注入了N型杂质(磷或其他)的N型多晶硅的栅电极作为N沟道晶体管的栅电极，由包含有注入了P型杂质(硼或其他)的P型多晶硅的栅电极作为P沟道晶体管的栅电极。

但是，当在单个半导体器件中同时采用具备上述两种结构的晶体管时，会出现随后所述问题。具体而言，当在存储器单元区形成沟槽栅晶体管，而在外围电路区形成双栅晶体管时，会出现随后所述问题。

以下首先说明用于形成沟槽栅晶体管的电极和双栅晶体管的电极的通常方法。

沟槽栅晶体管中的栅电极通过以下过程形成：在半导体衬底内形成槽(栅沟槽)，并在该栅沟槽的内壁上形成栅绝缘膜，然后，在栅沟槽内部埋入作为栅电极材料的掺杂硅膜。

另一方面，通过以下方法形成双栅晶体管的栅电极：在半导体衬底上所形成的栅绝缘膜的上面，形成非掺杂硅膜，然后，在形成N沟道晶体管的区域覆盖抗蚀剂掩模，并在用于形成P沟道晶体管的区域注入P型杂质。然后，在形成P沟道晶体管的区域覆盖抗蚀剂掩模，并在形成N沟道晶体管的区域注入N型杂质，其后，将P型硅膜和N型硅膜构图形成栅电极形状。

因此，可以使用以下所述两种类型的方法在存储器单元区形成沟槽栅晶体管，在外围电路区形成双栅晶体管。使用图21至图27对这两种方法予以说明。在图21至图27中，“M区”指示所述存储器单元区，在外围电路区提供“P区”和“N区”，其中，“P区”是指形成P沟道晶体管的区域，“N区”是指形成N沟道晶体管的区域，其中，所述P沟道晶体管带有包含P型多晶硅的栅电极，所述N沟道晶体管带有包含N型多晶硅的栅电极。

图21至图24用以说明第一种方法(下文指作第一常规方法)。

如图21所示，首先在半导体衬底200的M区形成栅沟槽202，其中半导体衬底200的各区之间是通过STI(浅沟槽隔离)201所隔离的，然后，在包含了栅沟槽202内壁的整个表面上形成栅绝缘膜203。然后，在包含了栅沟槽内部的整个表面上形成非掺杂硅膜204，如图22所示。如图23所示，通过抗蚀剂掩模205覆盖M区和N区，通过离子注入将P型杂质(例如硼)注入到P区，然后去除抗蚀剂掩模205。随后，P区覆盖抗蚀剂掩模206，通过离子注入将N型杂质(例如磷)注入M区和N区，如图24所示。然后将每个区域的硅膜204构图形成栅电极的形状。

然而，在所述第一常规方法中，即如图24所示工艺，当根据在N区上的硅膜204的厚度(深度)进行离子注入时，栅沟槽202内部的硅膜204不能够充分地进行N型离子的掺杂，所述沟槽栅电极成为耗尽的，进而使得存储器单元晶体管内不可能体现充分的性能。相反的，当根据栅沟槽202的深度离子注入N型杂质时，无法将该杂质以适当的浓度引入N区的硅膜204，且该杂质会被引入到其内已形成沟道区和源/漏区的硅衬底200之内。因此，会对在M区形成的存储器单元晶体管和N区内形成的晶体管的工作产生反作用。

另一方法(下文中称为第二常规方法)诸如以下所述这一方法可以用于防止在所述第一常规方法中出现的各种问题。

如图21所示，以相同的方式，首先形成栅沟槽202和栅绝缘膜203，然后，如图25所示，在包含了栅沟槽202的内部的整个表面上形成已掺杂质的硅膜(掺杂硅膜)304a。然后，如图26所示，对整个表面进行回蚀以仅留下栅沟槽202中的掺杂硅膜304a。随后，在整个表面形成非掺杂硅膜304b，如图27所示，然后，以图23和24中所示的相同方式，通过离子注入将杂质注入进非掺杂硅膜304b。

根据该方法，将掺杂硅膜304a嵌入栅沟槽202，进而解决了沟槽栅电极耗尽的问题。如图23和24所示，当以相同方式对杂质进行离子注入时，还可以根据非掺杂硅膜304b的厚度适当的进行离子注入，并可以避免将离子引入到硅称底200。

但是，在第二种常规方法中出现的问题又不同于第一种常规方法中的问题。具体而言，如图26所示的对整个表面进行回蚀会引起栅绝缘膜203的受损。必须进行热处理和氧化工艺以修复所述栅绝缘膜203的受损。因此在图26所示的回蚀之后在掺杂硅膜304a的表面进而形成高阻膜。因为在所述掺杂硅膜304a和非掺杂硅膜304b之间存在高阻膜的干扰，所以栅电阻增加。

发明内容

开发本发明意在解决以上问题，本发明的目的是提供一种半导体器件以及用于制造半导体器件的方法，其中当在同一半导体衬底上形成沟槽栅晶体管和双栅晶体管时，两种器件均可具有高性能。

通过用于制造半导体器件的方法可以实现本发明的上述和其他目的，该方法包括：

第一步，在存储器单元区和外围电路区形成第一栅绝缘膜，其中所述外围电路区具备半导体衬底的第一导电类型晶体管形成区和第二导电类型晶体管形成区；

第二步，在所述第一栅绝缘膜上形成保护膜；

第三步，形成带有开口的掩模层，其中开口用于形成栅沟槽；

第四步，使用所述掩模层在所述半导体衬底的所述存储器单元区内形成栅沟槽；

第五步，在所述栅沟槽的内壁形成第二栅绝缘膜；

第六步，在所述栅沟槽内形成以第二导电类型杂质掺杂的第一硅膜；

第七步，去除所述掩模层；

第八步，在所述保护膜和所述第一硅膜上形成非掺杂第二硅膜；

第九步，选择性的将第一导电类型杂质引入在所述外围电路区的所述第一导电类型晶体管形成区上的所述第二硅膜；

第十步，选择性的将第二导电类型杂质引入在所述外围电路区的所述第二导电类型晶体管形成区上的所述第二硅膜；

第十一步，构图所述第二硅膜和所述保护膜，形成包含所述第二硅膜的第一栅电极，其中所述第二硅膜内引入了第一导电类型杂质；以及形成包含所述第二硅膜的第二栅电极，其中所述第二硅膜内引入了第二导电类型杂质。

任何类型的膜均可以作为保护膜，只要该膜(例如导电薄膜或者其他类似的膜)不防碍所述第一和第二导电类型的晶体管的工作，但是优选使用非掺杂硅膜。进而将杂质引入所述保护膜即非掺杂硅膜，并且当将杂质引入非掺杂第二硅膜时，促使包含所述保护膜和第二硅膜的分层膜作为栅电极使用。

本发明的上述以及其他目的还可以通过一种半导体器件予以实现，该半导体器件包括：

半导体衬底，其具备存储器单元区、P型外围电路区、以及N型外围电路区；

形成于所述存储器单元区的沟槽栅晶体管；

制备于所述P型外围电路区内的并带有P型栅电极的平面P沟道晶体管，其中所述P型栅电极包含有在所述半导体衬底上通过第一栅绝缘膜所形成的P型多晶硅；以及

制备于所述N型外围电路区内的并带有N型栅电极的平面N沟道晶体管，其中所述N型栅电极包含有在所述半导体衬底上通过第一栅绝缘膜所形成的N型多晶硅；其中

所述P型栅电极包含：所述导电薄膜，以及在所述导电薄膜上所形成的第二硅膜；以及

所述沟槽栅晶体管的栅电极包含：在为所述半导体衬底所提供的栅沟槽的内壁上所形成的第二栅绝缘膜；在所述栅沟槽内通过所述第二栅绝缘膜所形成的第三硅膜。

根据本发明，当在栅沟槽内形成已掺杂第一硅膜后，去除用于形成栅沟槽的掩模时，通过由非掺杂硅膜或其他膜所制成的保护膜(导电薄膜)对所述外围电路区的第一绝缘膜进行保护。因此可以避免对第一栅绝缘膜的损坏，并可以将已掺杂第一硅膜嵌入所述栅沟槽，以在所述外围电路区先以非掺杂状态形成第二硅膜，该第二硅膜作为形成栅电极的硅膜，进而，进行每种类型杂质的掺杂以形成每种导电类型的硅膜。因此，即便当在同一半导体衬底上同时制备沟槽栅晶体管和具有双栅结构的晶体管时，也可以获得该两种晶体管的高性能。

附图说明

通过参考下面的结合附图对本发明进行的详细说明，本发明的以上以及其他目的、特征和优点可以更加显而易见，其中：

图1是显示形成薄氧化膜和厚氧化膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图2是显示形成非掺杂非晶硅和氮化硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图3是显示形成抗蚀剂图形的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图4是显示形成用于STI的沟槽的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图5是显示形成氧化硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图6是显示形成元件隔离区的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图7是显示形成抗蚀剂图形的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图8是显示构图氮化硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图9是显示形成栅沟槽的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图10是显示形成氧化硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图11是显示在栅沟槽中形成掺磷非晶硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图12是显示对所述掺磷非晶硅膜进行回蚀的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图13是显示去除所述氮化硅膜、元件隔离区的上部和氧化硅膜的上部的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图14是显示形成非掺杂非晶硅膜的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图15是显示注入硼离子的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图16是显示注入磷离子的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图17是显示形成抗蚀剂图形的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图18是显示对分层膜进行构图的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图19是显示形成源/漏扩散区的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图20是显示形成各种连线图形和单元电容的工艺的工艺图，该工艺是根据本发明的优选实施例的所述半导体器件的制造方法的一部分；

图21是显示形成STI、栅沟槽和栅绝缘膜的工艺的工艺图，该工艺是第一常规方法的一部分；

图22是显示形成非掺杂硅膜的工艺的工艺图，该工艺是第一常规方法的一部分；

图23是显示注入硼离子的工艺的工艺图，该工艺是第一常规方法的一部分；

图24是显示注入磷离子的工艺的工艺图，该工艺是第一常规方法的一部分；

图25是显示形成掺杂硅膜的工艺的工艺图，该工艺是第二常规方法的一部分；

图26是显示对所述掺杂硅膜进行回蚀的工艺的工艺图，该工艺是第二常规方法的一部分；

图27是显示形成非掺杂硅膜的工艺的工艺图，该工艺是第二常规方法的一部分；以及

图28是显示根据本发明优选实施例的修改示例的剖面图。

具体实施方式

以下参考附图详细说明本发明的优选实施例。

图1至20是显示根据本发明实施例制造具备双栅结构晶体管和沟槽栅晶体管的半导体器件的工艺的示意图。在图1至20中，“M区”指示存储器单元区，其内形成沟槽栅晶体管，在外围电路内提供“P区”和“N区”，其中“P区”是其内用以形成带有栅电极的平面P沟道晶体管的区域(也称为P型外围电路区)，并且所述栅电极包含P型多晶硅，而其中“N区”是其内用以形成带有栅电极的平面N沟道晶体管的区域(也称为N型外围电路区)，并且所述栅电极包含N型多晶硅。

首先，如图1所示，在半导体衬底100的P区和N区的表面上形成具有大约1.5至3nm的厚度的薄氧化膜101s。在所述外围电路区的P区和N区以外的并且其内用以形成电源电路等的某一区域(未示出)，以及M区之内形成具备大约4.5nm至6nm厚度的厚氧化膜101t。在具体示例中，通过热氧化在半导体衬底100的整个表面上形成厚度略小于6nm的热氧化膜，然后在不包含P区和N区的其他区域覆盖抗蚀剂掩模，然后去除P区和N区上的热氧化膜，随后，去除抗蚀剂掩模，进而用酸清洗衬底100的整个表面。该清洗步骤将M区上的以及所述其内形成电源电路等的区上的热氧化膜的一部分的表面进行了去除，使得该热氧化膜的厚度降为大约5nm。然后，再次热氧化整个表面，以在P区和N区上形成大约3nm厚度的薄氧化膜101s，以及在M区上和所述其内形成电源电路等的区(未示出)上形成具备大约6nm厚度的厚氧化膜101t。

形成具备不同厚度的氧化膜的原因如下。首先，在P区和N区内形成的晶体管需要薄栅绝缘膜以便于在低压下工作，因此所述薄氧化膜101s被用作栅绝缘膜。在M区内形成的存储器单元晶体管内，采用升压电压，并且所述电源电路也需要具备高压电阻的栅绝缘膜，由于用于产生使存储器单元运行所需的高压的晶体管也需要施加高压。因此形成作为这些栅绝缘膜的厚氧化膜101t。

在图2所示的随后的步骤中，通过CVD(化学气相淀积)方法形成具备大约为10至30nm的厚度的作为保护膜的非掺杂非晶硅膜102，以便于保护所述薄氧化膜101s。然后通过LP(低压)-CVD方法形成具备大约80至150nm厚度的氮化硅膜103。

如图3所示，根据STI(浅沟槽隔离)技术，在用作隔离元件的区域的每个元件隔离区上，形成抗蚀剂图形104。

如图4所示，当使用所述抗蚀剂图形104作为掩模对所述氮化硅膜103进行构图后，去除所述抗蚀剂图形104，使用构图的氮化硅膜103作为掩模对所述非掺杂非晶硅膜102、厚氧化膜101t、薄氧化膜101s以及半导体衬底100进行干法刻蚀。非掺杂非晶硅膜102、厚氧化膜101t和薄氧化膜101s因此被构图，并且所述用于STI的沟槽105在半导体衬底100内形成。

然后进行热氧化处理，以便于去除所述沟槽105的内壁的刻蚀损伤，之后，如图5所示，通过HDP(高密度等离子体)-CVD方法在所述整个表面形成氧化硅膜106，以填充沟槽105。

然后，使用氮化硅膜103作为停止层(stopper)进行CMP(化学机械剖光)，通过剖光去除在所述氮化硅膜103上的氧化硅膜106，以使得在沟槽105内保留所述氧化硅膜106。如图6所示，因此形成元件隔离区106i。

如图7所示，在M区形成带有多个开口的抗蚀剂图形107，以便于在M区形成所述沟槽栅存储器单元晶体管的栅沟槽。这次，通过抗蚀剂图形107将P区和N区全部覆盖。在M区的元件隔离区106i上面的抗蚀剂图形107内，形成开口，以便于用于在临近的存储器单元区(未示出)形成的栅沟槽。

使用抗蚀剂图形107作为掩模，如图8所示，以该掩模的形状构图氮化硅膜103。

在去除所述抗蚀剂图形107之后，如图9所示，对所述非掺杂非晶硅膜102和厚氧化膜101t进行刻蚀，并对半导体衬底100进行刻蚀，从而在半导体衬底100内形成栅沟槽108。图4中被作为掩模用以形成STI沟槽的所述氮化硅膜103无需被去除而予以保留，并被作为掩模用于形成所述栅沟槽108，如图9所示。

然后通过热氧化进行牺牲氧化，以去除所述栅沟槽108内的刻蚀表面的损伤和污染，并通过湿法刻蚀去除牺牲氧化膜。如图10所示，形成氧化硅膜109以作为所述存储器单元晶体管的栅绝缘膜。如上所述，该氧化硅膜109必须也具备高压电阻，并且优选地具备大约4.5至7.5nm的厚度。

在这里优选地通过以下工艺形成氧化硅膜109，即，在大约800℃的温度下通过CVD方法淀积厚度大约为3.5nm至5.5nm的CVD氧化膜(优选地是HTO(高温氧化物))，在此之后，在大约1050℃地温度下对所述CVD氧化膜进行热氧化，以便于使所述CVD氧化膜加密，去除杂质，并且对所述CVD氧化膜和半导体衬底100之间地界面进行修饰。在所述栅沟槽108内形成的栅绝缘膜109因而成为分层膜，该分层膜包括通过CVD方法形成的CVD氧化硅膜109v，和在所述半导体衬底100与CVD氧化硅膜109v之间的界面内形成的厚度大约为1.0至2.0nm的热氧化膜109h。由于CVD氧化硅膜109v和暴露于所述栅沟槽的内壁的硅膜102也会在上述的热氧化中进行反应，所以在硅膜102的侧表面上也会形成热氧化膜109h，如图所示。

当通过热氧化形成存储器单元晶体管的全部的栅绝缘膜时，氧化物种会扩散进半导体衬底100和已形成的元件隔离区106i的界面中。该扩散进的氧化物种会引起半导体衬底100氧化。结果导致，构成所述元件隔离区106i的硅氧化膜的淀积扩张，半导体衬底100内出现应力，并且所述DRAM的结特性恶化。如上所述，在本发明，通过CVD方法形成的CVD氧化硅膜109v用作主要的栅绝缘膜，因此可以将应力最小化，并避免结特性的恶化。

为形成沟槽栅晶体管的栅电极，在包含了所述栅沟槽108的内部的整个表面上形成非晶硅膜，该非晶硅膜内掺杂磷作为N型杂质。如图11所示，通过使用氮化硅膜103作为停止层的CMP方法进行平坦化工艺，从而将所述掺磷的非晶硅膜110嵌入所述栅沟槽108内。

如图12所示，对栅沟槽108内的掺磷非晶硅膜110进行回蚀，直至与通过干法刻蚀的厚氧化膜101t大约相同的位置。

然后进行湿法刻蚀以去除所述氮化硅膜103、元件隔离区106i的上部和氧化硅膜109的上部。如图13所示，元件隔离区106i的上表面和所述保护膜(非掺杂非晶硅膜)102因此互相对准。

以相同方式，在M区的栅沟槽108内形成选择性掺杂的非晶硅膜110。因此可以避免沟槽栅电极的耗尽。根据本发明，在P区和N区的栅绝缘膜101s上形成非掺杂非晶硅膜102，并且该膜在去除氮化硅膜103的期间作为保护膜，其中所述氮化硅膜103(见图12)是用于形成栅沟槽108时作为掩模的。因此可以避免损伤栅绝缘膜101s。

如图14所示，使用CVD方法，形成厚度大约为30nm至80nm的非掺杂非晶硅膜111，以成为所述双栅晶体管栅电极。

如图15所示，通过抗蚀剂图形112对M区和N区进行掩模，将硼(B)作为P型杂质通过离子注入将其注入进P区。该硼离子注入在10keV或者更低的低能量下进行。在随后进行的热处理中，所述注入的硼离子扩散，因而所述P区的非掺杂非晶硅膜111和102(见图14)成为P型非晶硅膜111p和102p。

在去除抗蚀剂图形112后，在该情况下的P区通过抗蚀剂图形113进行掩模，并通过离子注入将磷(P)作为N型杂质注入N区和M区，如图16所示。该磷离子注入也要在20keV或者更低的低能量下进行，与上述的硼离子注入相同，通过随后的热处理所述磷离子扩散。N区的非掺杂非晶硅膜111和102(见图15)因而成为N型非晶硅膜111n和102n。通过离子注入，M区的非掺杂非晶硅膜111和102也成为N型非晶硅膜111n和102n。

根据本发明，掺磷硅膜已经嵌入所述M区的栅沟槽108。在用于制造P型和N型非掺杂硅膜111(即，双栅晶体管的栅电极)的离子注入工艺中，在进行N区的磷离子注入的同时进行M区的离子注入时，可以根据硅膜111(以及作为保护膜的硅膜102)的厚度在适当的注入条件下进行离子注入，而不用考虑对栅沟槽108的注入。

如图17所示，在已掺杂的非晶硅膜111n和111p上制备用于形成栅电极的抗蚀剂图形114。

如图18所示，通过使用抗蚀剂图形114作为掩模，对包含非晶硅膜111p和102p的分层膜，以及包含非晶硅膜111n和102n的分层膜，分别进行构图。因此，在M区形成由掺杂非晶硅膜110和111n所组成的沟槽栅晶体管的栅电极，在P区形成由掺杂非晶硅膜111p和102p所组成的P型栅电极，在N区形成由掺杂非晶硅膜111n和102n所组成的N型栅电极。

在此所述示例是如下情况，即其中构图后的非晶硅膜111n与M区的栅沟槽108未对准。然而，当出现未对准时，非晶硅膜111n和非晶硅膜102仍保留在厚氧化膜101t上，并成为栅电极的一部分。在该类型的情况下，所述厚氧化膜101t作为该沟槽栅晶体管中栅绝缘膜的一部分。然而，由于在栅绝缘膜中形成氧化膜101t以至于具备和所述氧化硅膜109基本相同的厚度，则击穿电压上的的降低可以被最小化。

如图19所示，用抗蚀剂膜(未示出)覆盖M区和N区，使用P型栅电极作为掩模，通过离子注入将P型杂质注入P区形成P型源/漏扩散区115p。用抗蚀剂膜(未示出)覆盖P区，使用M区和N区的栅电极作为掩模，通过离子注入将N型杂质注入M区和N区。随后，在N区形成N型源/漏扩散区115n，在M区形成N型源/漏扩散区116。根据该工艺，在M区形成沟槽栅存储器单元晶体管，在P区和M区即外围电路区形成双栅晶体管。

通过用以活化源/漏扩散区所进行的热处理，或者通过随后进行的加热工艺，将所述非晶硅膜111n、111p、102p、102n以及110从非晶硅膜转化为多晶硅膜。

使用普通方法可以成层M区内的各种类型的连线和单元电容。具体而言，具备沟槽栅存储区单元晶体管的DRAM可以通过以下工艺形成：在所述存储器单元晶体管上形成层间绝缘膜(interlayer insulatingfilm)117，然后形成通过所述层间绝缘膜117的连接孔栓118、位线119、单元电容120、铝连线121以及其他部件，如图20所示。

根据如上所述本发明的实施例，在所述栅绝缘膜(薄氧化膜)101s之上在所述氮化硅膜103之下预先提供有保护膜102，其中所述氮化硅膜103在用于形成栅沟槽108时作为掩模层，并且，在所述P型外围电路区和N型外围电路区内形成栅沟槽108。然后无需去除掩模层103而在栅沟槽108内形成掺杂非晶硅膜110，然后将用于形成栅沟槽108的掩模层103去除。由于在栅沟槽108内嵌入和形成所述掺杂非晶硅膜110之后才去除所述掩模层103，所以可以通过预先提供的保护膜避免对栅绝缘膜101s的损伤。因此，可以在栅沟槽108内形成掺杂非晶硅膜110，并在P型外围电路区、N型外围电路区以及被嵌入栅沟槽的掺杂非晶硅膜110上形成非掺杂非晶硅膜111。可以在对薄氧化膜没有损伤的情况下以合适的杂质浓度形成所述硅膜110、111和102，并且沟槽栅晶体管和双栅结构晶体管可以均保持高性能。

本发明不限制于上述实施例，而且在权利要求书所陈述的本发明的范围内可能作出各种修改，自然而然的，这些修改均被包含于本发明的范围内。

例如，在上述实施例中，使用非掺杂非晶硅膜作为保护膜102。然而，该配置不是限制性的，只要另一种材料能够在去除掩模的时候保护所述栅绝缘膜不受损伤并且可以形成不妨碍晶体管工作的膜，那么也可以使用该材料。具体而言，就是可以采用另一种材料只要其可以形成膜(导电薄膜等)，其中该膜可以在给栅电极施加电压时形成所需的沟道。

在上述实施例中，描述了这样一个示例，即，每个硅膜均是先以非晶硅态形成然后通过随后的加热工艺转化为多晶硅膜。然而，如果需要，也可以一开始就使用多晶硅膜。

不是必须仅使用硅膜形成所述栅电极，也可以在硅膜上形成硅化物膜，或者通过成层金属膜而制备一种所谓的多金属栅电极。图28显示的是栅电极是多金属栅电极的示例，并对应于上述实施例中图19所示的工艺。如图28所示，将金属膜122成层在M区的硅膜110上，并在P区和N区的每个硅膜111p和111n上分别成层金属膜122。当所述栅电极进而由多金属栅电极所组成时，需要对P区和N区的硅膜111进行离子注入，以使得在形成金属膜122之前，将P区的硅膜111转化为P型硅膜111p，并将N去的硅膜111转化为N型硅膜111n。

进一步的，上述示例是如下情况，即其中用于形成沟槽105的掩模层(所述沟槽105被用于STI)，和用于形成栅沟槽108的掩模层在所述氮化硅膜103内是共用的。然而，当所述STI(元件隔离区)106i形成之后，可以去除所述氮化硅膜103，并且可以制备新的氮化硅膜以形成掩模层。

Claims (19)

1.一种用于制造半导体器件的方法，该方法包括：

第一步，在存储器单元区和外围电路区形成第一栅绝缘膜，其中所述外围电路区具备半导体衬底的第一导电类型晶体管形成区和第二导电类型晶体管形成区；

第二步，在所述第一栅绝缘膜上形成保护膜；

第三步，形成带有用于形成栅沟槽的开口的掩模层；

第四步，使用所述掩模层在所述半导体衬底的所述存储器单元区内形成栅沟槽；

第五步，在所述栅沟槽的内壁形成第二栅绝缘膜；

第六步，在所述栅沟槽内形成以第二导电类型杂质掺杂的第一硅膜；

第七步，去除所述掩模层；

第八步，在所述保护膜和所述第一硅膜上形成非掺杂第二硅膜；

第九步，选择性的将第一导电类型杂质引入在所述外围电路区的所述第一导电类型晶体管形成区上的所述第二硅膜；

第十步，选择性的将第二导电类型杂质引入在所述外围电路区的所述第二导电类型晶体管形成区上的所述第二硅膜；

第十一步，构图所述第二硅膜和所述保护膜，形成第一栅电极，所述第一栅电极包含其中引入了第一导电类型杂质的所述第二硅膜；以及形成第二栅电极，所述第二栅电极包含其中引入了第二导电类型杂质的第二硅膜。

2.根据权利要求1所述用于制造半导体器件的方法，其中，

所述保护膜是非掺杂硅膜；

在所述第九步，还将所述第一导电类型杂质引入在所述第一导电类型晶体管形成区上的所述保护膜；以及

在所述第十步，还将所述第二导电类型杂质引入在所述第二导电类型晶体管形成区上的所述保护膜。

3.根据权利要求1所述用于制造半导体器件的方法，其中，在所述第十步，还将所述第二导电类型杂质同步地引入在所述存储器单元区上的所述第二硅膜。

4.根据权利要求3所述用于制造半导体器件的方法，其中，

在所述第十一步，将所述存储器单元区上的第二硅膜构图成电极形状，以便于连接至所述第一硅膜，以及形成沟槽栅电极，其中该沟槽栅电极包括所述第一硅膜和以所述电极形状构图的所述第二硅膜。

5.根据权利要求1至4之中任一所述用于制造半导体器件的方法，其中，所述第二栅绝缘膜比所述第一栅绝缘膜厚。

6.根据权利要求1至4之中任一所述用于制造半导体器件的方法，其中，所述存储器单元区上的所述第一栅绝缘膜的厚度大于所述外围电路区上的所述第一栅绝缘膜的厚度。

7.根据权利要求1至4之中任一所述用于制造半导体器件的方法，其中，在所述第六步之后且所述第七步之前，通过使用所述掩模作为停止层进行剖光以将所述第一硅膜去除。

8.根据权利要求1至4之中任一所述用于制造半导体器件的方法，其中在所述第一步之后，形成元件隔离区，该元件隔离区用于绝缘和隔离所述第一导电类型晶体管形成区、所述第二导电类型晶体管形成区和所述存储器单元区中的各区。

9.根据权利要求8所述用于制造半导体器件的方法，其中，

所述元件隔离区具备STI结构；以及

在所述掩模层内形成用于形成栅沟槽的所述开口之前，将所述掩模层作为形成用作所述元件隔离区的沟槽的掩模。

10.根据权利要求1至4之中任一所述用于制造半导体器件的方法，其中，所述第五步包括：

通过CVD方法淀积氧化硅膜的步骤；

对所述氧化硅膜和所述半导体衬底之间的界面进行热氧化的步骤。

11.一种用于制造半导体器件的方法，所述半导体器件包括存储器单元区、P型外围电路区和N型外围电路区；所述用于制造半导体器件的方法包括：

第一步，以下述状态在所述存储器单元区内形成栅沟槽，所述状态是指第一栅绝缘膜和保护膜均覆盖所述P型外围电路区的和所述N型外围电路区的半导体衬底；

第二步，在所述栅沟槽的至少内壁上形成第二栅绝缘膜；

第三步，通过已掺杂的第一硅膜对所述栅沟槽的至少一部分进行填充；

第四步，在所述保护膜上形成第二硅膜；以及

第五步，分别将P型杂质和N型杂质引入在所述P型外围电路区和所述N型外围电路区上形成的所述第二硅膜内。

12.根据权利要求11所述用于制造半导体器件的方法，其中，所述第一步包括：在形成所述第一栅绝缘膜和所述保护膜之后且在形成所述栅沟槽之前，形成元件隔离区，所述元件隔离区用于绝缘以及隔离所述存储器单元区、所述P型外围电路区以及所述N型外围电路区之各区。

13.一种半导体器件，包括：

半导体衬底，其具备存储器单元区、P型外围电路区以及N型外围电路区；

在所述存储器单元区内形成的沟槽栅晶体管；

设置于所述P型外围电路区内的并带有P型栅电极的平面P沟道晶体管，其中所述P型栅电极包括在所述半导体衬底上通过第一栅绝缘膜所形成的P型多晶硅；以及

设置于所述N型外围电路区内的并带有N型栅电极的平面N沟道晶体管，其中所述N型栅电极包括在所述半导体衬底上通过第一栅绝缘膜所形成的N型多晶硅；其中

所述P型栅电极包括导电薄膜和在所述导电薄膜上形成的第一硅膜；

所述N型栅电极包括所述导电薄膜和在所述导电薄膜上形成的第二硅膜；以及

所述沟槽栅晶体管的栅电极包括：在提供至所述半导体衬底的栅沟槽的内壁上所形成的第二栅绝缘膜，以及在所述栅沟槽内通过所述第二栅绝缘膜所形成的第三硅膜。

14.根据权利要求13所述半导体器件，其中所述第二栅绝缘膜的厚度大于所述第一栅绝缘膜的厚度。

15.根据权利要求13或14所述半导体器件，其中，所述第二栅绝缘膜包括CVD氧化硅膜和在所述CVD氧化硅膜的下方所形成的热氧化膜。

16.根据权利要求13或14所述半导体器件，其中所述导电薄膜是硅膜。

17.根据权利要求13或14所述半导体器件，其中，

所述沟槽栅晶体管的栅电极进一步包括在所述第三硅膜上淀积的第四硅膜；

所述第三硅膜是掺杂硅膜；以及

通过离子注入将杂质注入进非掺杂硅膜，从而获得所述第四硅膜。

18.根据权利要求13或14所述半导体器件，其中，

所述沟槽栅晶体管的栅电极进一步包括在所述第三硅膜上所淀积的金属膜；

所述P型栅电极进一步包括在所述第一硅膜上成层的所述金属膜；以及

所述N型栅电极进一步包括在所述第二硅膜上成层的所述金属膜。

19.根据权利要求13或14所述半导体器件，其中，通过离子注入将杂质注入进非掺杂硅膜从而获得所述第一硅膜和所述第二硅膜。

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