KR101475364B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치는, 반도체 기판상에 배치된 게이트 전극; 및 상기 게이트 전극 양측에 배치되고 불순물을 주입하여 형성된 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역은, 상기 게이트 전극의 한 측부에서의 오목한 위치에 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료를 에피택셜 성장시킴으로써 형성되는 에피택셜층, 및 상기 반도체 기판의 표면층에 배치된 확산층을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명은 게이트 전극 양 측부에서의 오목부에 격자 정수가 상이한 반도체 재료를 에피택셜 성장시키는 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터를 구비한 반도체 장치에 있어서는, 반도체 기판의 채널 영역으로의 응력 인가에 의해 캐리어 이동도(carrier mobility)를 향상시키는 기술이 적극적으로 이용되고 있다. 이와 같은 기술의 하나로서, 도 11에 나타내는 구조의 사용이 제안되어 있다. 이 구조에서, 반도체 기판(101)의 표면이 분리막(102)(isolation film)에 의해 분리되고, 분리된 액티브 영역(103)을 횡단하여 연장하도록 게이트 전극(104)이 설치되고, 이 게이트 전극(104)의 양측에 오목부가 제공된다. 그리고 이 오목부에, 반도체 기판(101)의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료로 구성되는 에피택셜층(105)이 설치되어, 소스/드레인 영역으로서 기능한다.
이러한 경우, 예를 들면, p형의 MOS 트랜지스터(PMOS)에 있어서는, 반도체 기판(101)을 구성하는 실리콘(Si)보다 큰 격자 정수를 가지는 실리콘 게르마늄(SiGe)이 에피택셜층(105)으로서 성장한다. 이로써, 채널 영역 ch에 압축 응력이 인가되어 캐리어 이동도가 개선된다. 예를 들면, 일본 특개2006-165012호 공보[특허 문헌 1]를 참조하라.
한편, n형의 MOS 트랜지스터(NMOS)에 있어서는, 반도체 기판(101)을 구성하는 실리콘(Si)보다 작은 격자 정수를 가지는 실리콘 카본(SiC)이 에피택셜층(105)으로서 성장한다. 이로써, 채널 영역 ch에 인장 응력이 인가되어 캐리어 이동도가 개선된다. 예를 들면, Kah Wee Ang, 등의, "Enhanced Performance in 50nm N-MOSFETs with Silicon-Carbon Source/Drain Regions", 2004년 12월, IEDM Tech. Dig., 1069-1071[비특허 문헌 1]을 참조하라.
전술한 구성의 반도체 장치에 있어서, 트랜지스터들의 특성을 서로 균일화하기 위해서는, 채널 영역에 인가되는 응력의 불균일을 억제하는 것이 중요하다. 채널 영역에 인가되는 응력은, 에피택셜층의 깊이, 즉 반도체 기판에 형성된 오목부의 깊이에 의해 제어된다.
그러나 반도체 기판의 오목부의 깊이는, 반도체 기판을 오목하게 하는 에칭 공정 동안 발생하는 마이크로 로딩 효과(microloading effect)에 의해, 오목부의 면적이 작을수록 작아진다. 그러므로 에피택셜층의 깊이는, (액티브 영역 내의) 반도체 기판상에서의 게이트 전극의 레이아웃에 의존하여 달라진다.
또, 실리콘 게르마늄(SiGe)으로 구성되는 에피택셜층과 관련해서는, 레이아웃 면적이 커지면, 결정 결함의 수가 증가하여, 접합 누설의 증가를 일으킨다.
또한, MOS 트랜지스터에 있어서는, 소스/드레인 영역의 한쪽에 인접시켜 역도전형의 확산층을 설치하고, 표면층으로서 설치된 실리사이드층에 의해 소스/드레인 영역의 한쪽과 역도전형의 확산층을 단락시킨 구성을 적용함으로써, 레이아웃 면적이 축소된다. 이와 같은 구성에 있어서, PMOS 트랜지스터의 소스/드레인 영역으로서 실리콘 게르마늄(SiGe)으로 이루어지는 에피택셜층을 적용한 경우, 비소(As)나 인(P) 등의 n형 불순물을 반도체 기판의 표면층에 확산시킴으로써 n형 확산층이 역도전형의 확산층으로서 제공된다.
그렇지만, 실리콘으로 이루어지는 반도체 기판 중에서보다, SiGe 중에서의 n 형 불순물의 확산 속도는 더 높은데, 즉, 비소(As)의 경우에 약 7배 더 높고, 인(P)의 경우에, 약 2배 더 높다. 결론적으로, 역도전형의 확산층(n형 확산층) 중의 n형 불순물이, 인접하는 소스/드레인 영역(SiGe로 이루어지는 에피택셜층)으로 확산되어 채널 영역에 이르기 쉽고, 이에 따라 MOS 트랜지스터의 임계값을 높인다.
본 발명은 레이아웃에 의존함이 없이 깊이가 제어되고, 또한 결정 결함의 발생이 억제되는 에피택셜층을 포함하여, 특성의 향상을 도모하는 것이 가능한 반도체 장치 및 이 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따르면, 반도체 장치는, 반도체 기판상에 배치된 게이트 전극과, 이 게이트 전극 양측에 배치되고 불순물을 주입하여 형성된 소스/드레인 영역을 포함한다. 소스/드레인 영역은, 게이트 전극의 한 측에 반도체 기판을 오목한 위치에 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료를 에피택셜 성장시킴으로써 형성되는 에피택셜층, 및 반도체 기판의 표면층에 설치한 확산층을 포함한다.
본 발명의 실시예에 따르면, 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 전극을 형성하는 제1 공정, 마스크 패턴을 통한 에칭에 의해, 상기 게이트 전극의 한 측에 상기 반도체 기판의 표면층을 오목하게 하는 제2 공정, 상기 반도체 기판의 오목부에 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료로 이루어지는 에피택셜층을 형성하는 제3 공정, 및 상기 마스크 패턴을 제거하여 상기 반도체 기판의 상기 표면층을 노출시킨 후, 상기 에피택셜층과 상기 반도체 기판의 표면층에 불순물을 확산시킴으로써, 불순물이 확산된 상기 에피택셜층과 상기 표면층에 불순물을 확산시켜 형성되는 확산층을 포함하는 소스/드레인 영역을 형성하는 제4 공정을 포함한다.
본 발명의 실시예에 따른 반도체 장치 및 제조 방법에서는, 에피택셜층과 확산층으로 소스/드레인 영역이 구성되어 있다. 그러므로 에피택셜층의 폭이 확산층에 의해 조정된다. 그러므로 레이아웃에 의존하지 않고, 에피택셜층이 형성되는 부분으로 되는 반도체 기판의 오목부의 폭이 제어되고, 이 오목부를 에칭에 의해 오목하게 된 오목부의 깊이가 제어되게 된다. 결론적으로, 예를 들면, 확산층의 폭을 변경하여 에피택셜층의 폭을 미리 결정된 값이 되도록 설정함으로써, 레이아웃에 의존하지 않고, 에피택셜층이 배치되는 반도체 기판의 오목부의 깊이가 균일화된다. 또, 레이아웃에 의존하지 않고, 확산층에 대응하는 부분만큼 에피택셜층의 형성 면적(레이아웃 면적)이 축소되므로, 결정 결함의 수가 적은 에피택셜층을 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 레이아웃에 의존하지 않고, 에피택셜층이 배치되는 반도체 기판의 오목부의 깊이를 제어할 수 있다. 결론적으로, 제어된 깊이의 에피택셜층에 의해 게이트 전극 아래의 채널 영역에 인가하는 응력의 불균일을 억제하는 것이 가능하게 된다. 또, 레이아웃에 의존하지 않고, 결정 결함이 적은 에피택셜층을 얻을 수 있으므로, 접합 누설을 감소시킬 수 있다. 그 결과, 반도체 장치의 특성을 향상시킬 수 있다.
본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 여기서는, 기판상에 복수의 MOS 트랜지스터를 설치한 반도체 장치의 구성을 설명한다.
제1 실시예
도 1은 제1 실시예에 따른 반도체 장치의 구성을 나타낸 개략 단면도이다. 도 1에 도시된 반도체 장치(1a)는, 실리콘(Si)으로 이루어지는 반도체 기판(3)의 표면이, 분리 막(5)에 의해 분리되고, 분리된 액티브 영역(7) 상을 횡단하여 연장하도록 게이트 전극(9)이 설치된다. 게이트 전극(9)의 양측에서는, 반도체 기판(3)의 표면이 오목하게 되어 있다. 이 오목부에는, 반도체 기판(3)의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료가 에피택셜층(11)으로서 설치되고, 이 에피택셜층(11)에 불순물이 확산되어 있다. 또, 게이트 전극(9)에 대하여, 에피택셜층(11)의 외측에는, 반도체층(3)의 표면층에 불순물을 확산시킴으로써 형성된 확산층(13)이 설치되어 있다.
제1 실시예에 있어서는, 게이트 전극(9)의 양측에 있어서, 불순물이 확산된 에피택셜층(11)과 확산층(13)으로, 소스/드레인 영역(15)이 구성되어 있다.
각각의 게이트 전극(9)의 양측에 제공된 에피택셜층(11)은, 대응하는 확산층(13)에 의해 제어되는 미리 결정된 폭 W을 가지도록 형성된다. 예를 들어, 동일 규격의 MOS 트랜지스터는 채널 길이 방향에서 대략 동일한 미리 결정된 폭 W를 가지고 설치되어 있는 것으로 한다. 결론적으로, 확산층(13)은, 에피택셜층(11)이 동일 폭으로 되도록, 에피택셜층(11)의 외측의 일부에만 제공된다. 또한, 에피택 셜층(11)의 채널 길이 방향에서의 미리 결정된 폭 W는, 약 10 ~ 100nm이다.
반도체 장치(1a)에 제공되는 MOS 트랜지스터 중 p형의 MOS (PMOS) 트랜지스터에는, 반도체 기판(3)을 구성하는 실리콘(Si)보다 큰 격자 정수를 가지는 실리콘 게르마늄(SiGe)이 에피택셜층(11)으로 사용된다. 이로써, 채널 영역 ch에 압축 응력이 인가된다.
한편, 반도체 장치(1a)에 제공되는 MOS 트랜지스터 중 n형의 MOS (NMOS) 트랜지스터에는, 반도체 기판(3)을 구성하는 실리콘(Si)보다 작은 격자 정수를 가지는 실리콘 카본(SiC)이 에피택셜층(11)으로 사용된다. 이로써, 채널 영역 ch에 인장 응력이 인가된다.
다음에, 이러한 구성의 반도체 장치(1a)의 상세한 구성을, 도 2a ~ 도 5d를 참조하여 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 단결정 실리콘으로 이루어지는 반도체 기판(3)을 준비한다. 이 반도체 기판(3)은, 예를 들면, 비저항(resistivity)이 약 10 mmΩ·cm인 것으로 한다. 반도체 기판(3)으로서는, 기판의 표면층이 단결정 실리콘으로 구성되어 있으면, SOI(silicon-on-insulator)나 SiGe층을 포함하는 기판을 사용해도 된다.
다음에, 이 반도체 기판(3)의 표면층에, 열산화에 의해 막 두께 약 15nm의 패드 산화막(21)을 형성한다. 그런 다음, LP－CVD(Low Pressure CVD)법에 의해, 막두께 약 160nm의 질화 실리콘막(22)을 증착한다. 패드 산화막(21) 상에 질화 실리콘막(22)을 적층한 구조 이외에는, 폴리실리콘막 상에 질화 실리콘막을 적층한 구조, 또는 패드 산화막 상에 질화 실리콘막을 적층한 구조를 사용할 수도 있다.
다음에, 도 2b에 나타낸 바와 같이, 질화 실리콘막(22) 및 패드 산화막(21)에, 분리막 형성부에 대응하는 개구(22a)를 형성한다. 여기서는, 리소그라피 기술에 의해 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 사용하여, 질화 실리콘막(22) 및 패드 산화막(21)을 에칭한다. 에칭 공정을 수행하기 위해서, RIE(Reactive Ion Etching) 시스템 또는 ECR(Electron Cyclotron Resonance) 시스템 등을 사용한다. 에칭 가공 후에는, 애싱 시스템(ashing system) 등을 사용하여 레지스트 패턴을 제거한다.
다음에, 도 2c에 나타낸 바와 같이, 개구(22a)를 구비한 질화 실리콘막(22)을 마스크로 사용하여 반도체 기판(3)을 에칭함으로써, 반도체 기판(3)에 분리막을 형성하기 위한 트렌치(trench)(3a)를 형성한다. 트렌치(3a)의 깊이는, 약 0.3μm이다. 에칭 공정을 수행하기 위해서, RIE(Reactive Ion Etching) 시스템 또는 ECR(Electron Cyclotron Resonance) 시스템 등을 사용한다.
이 상태에서, 열산화 처리를 수행함으로써, 라이너 산화막(liner oxide film)을 약 4 ~ 10nm의 막두께로 형성한다. 이 열산화 처리는, 약 800℃ ~ 900℃의 온도로 수행된다. 이 라이너 산화막은 질소를 포함한 산화막이어도 된다. 라이너 산화막 대신에, CVD법에 의해 질화막을 증착할 수 있다.
다음에, 도 2d에 나타낸 바와 같이, 트렌치(3a) 내를 절연막으로 매립하여 분리 막(5)을 형성하고, 반도체 기판(3)의 표면을 복수의 액티브 영역(7)으로 분리한다. 이 분리 막(5)은, 트렌치(3a) 내를 매립하기 위해, HDP(High Density Plasma) 산화막, SOG(Spin on Glass) 등의 무기막, 또는 유기 산화막 등의 절연막을 증착한 다음, 질화 실리콘 막(22)이 노출되기까지 절연막을 CMP(Chemical Mechanical Polishing)법에 따라 연마함으로써 형성한다.
다음에, 도 2e에 나타낸 바와 같이, 반도체 기판(3)의 표면에 대한 분리 막(5)의 높이를 조정하기 위하여, 트렌치(3a) 내에 매립된 절연막(예를 들면, 산화막)을 습식 에칭한다. 에칭 두께는, 예를 들면, 약 40nm ~ 100nm이다. 다음에, 핫 인산(hot phospohric acid)에 의해 질화 실리콘막(22)을 제거하여, 패드 산화막(21)을 노출시킨다.
다음에, 도 3a에 나타낸 바와 같이, 반도체 기판(3)의 표면층에 웰 확산층(23)을 형성하고 채널 주입을 행한다. 여기서는, 레지스트 패턴을 마스크로 사용함으로써, p형의 MOS 트랜지스터를 형성하는 영역(이하 "PMOS 영역"이라 칭한다)과 n형의 MOS 트랜지스터를 형성하는 영역(이하 "NMOS 영역"이라 칭한다)에 대하여 각각 개별적으로 이온 주입을 행한다.
PMOS 영역에는, n형의 웰 확산층(23)을 형성한다. 이 경우, 인(P) 이온을 200 keV의 주입 에너지로, 약 1E13 atoms/cm2의 도스량으로 주입한다. 또한, 채널 주입은, 비소(As) 이온을 100 keV의 주입 에너지로, 약 1E11 ~ 2E13 atoms/cm2의 도스량으로 주입한다.
한편, NMOS 영역에는, p형의 웰 확산층(23)을 형성한다. 이 경우, 붕소(B)이온을 200 keV의 주입 에너지로, 약 1E13 atoms/cm2의 도스량으로 주입한다. 또 채널 주입은, 붕소(B) 이온을 10 ~ 20 KeV의 주입 에너지로, 약 1E11 ~ 2E13 atoms/cm2의 도스량으로 주입한다.
이온 주입 공정이 종료한 후에는 레지스트 패턴을 제거한다. 또, 패드 산화막(21)을 습식 에칭에 의해 제거한다.
다음에, 도 3b에 나타낸 바와 같이, 반도체 기판(3)의 표면에 게이트 절연막(25)을 형성한다. 이 공정에서는, 고 전압의 MOS 트랜지스터가 형성되는 영역에 두꺼운 게이트 절연막(25)을 형성하는 한편, 저 전압의 MOS 트랜지스터가 형성되는 영역에는 얇은 게이트 절연막(25)을 형성한다.
먼저, 산화 실리콘으로 이루어지는 두꺼운 게이트 절연막(25)을 형성한다. 예를 들면, 전원 전압 3.3V용의 MOS 트랜지스터에서는, 막두께가 약 7.5nm이고, 전원 전압 2.5V용의 MOS 트랜지스터에서는 막두께가 약 5.5nm이다. 그 후, 레지스트 패턴을 마스크로 사용한 에칭에 의해, 저 전압의 MOS 트랜지스터가 형성되는 영역에 있어서의 두꺼운 게이트 절연막(25)을 제거한다.
다음에, 저 전압의 MOS 트랜지스터가 형성되는 영역에 얇은 게이트 절연막(25)을 형성한다. 예를 들면, 1.0V용의 MOS 트랜지스터에서는 두께가 약 1.2 ~ 1.8nm이다.
게이트 산화막(25)은, 열산화막 또는 RTO(Rapid Thermal Oxidation)에 의해 형성된 산질화막이어도 된다. 또, 게이트 누설을 더욱 감소시키기 위해 Hf계 또는 Zr계 산화막으로 만들어진 고유전체막을 사용해도 된다.
다음에, LPCVD법에 따라 게이트 절연막(25) 상에, 게이트 전극 구성 막으로서 폴리실리콘막(27)을 증착한다. 폴리실리콘막(27)의 두께는, 기술 노드(technology node)에 좌우되지만, 90nm 노드에서는, 약 150 ~ 200nm이다. 또, 막두께는 가공 제어성(process controllability)으로부터 일반적으로 게이트 아스펙트비(gate aspect ratio)를 크게 하지 않기 때문에, 노드마다 얇아지는 경향이 있다.
다음에, 폴리실리콘막(27)에 대하여 게이트 공핍화 대책을 위한 불순물을 주입한다. 이 공정에서, 레지스트 패턴을 마스크로서 사용함으로써, NMOS 영역에는 인(P) 또는 비소(As)를 이온 주입하고, PMOS 영역에는 붕소(B) 또는 불화 붕소(BF2) 또는 인듐(In)을 이온 주입한다. 주입 도스량은 약 1E15 ~ 1E16 atoms/cm2이다. 여기서, 게이트 공핍화 대책이란, 게이트 산화 막두께의 박막화에 따라 물리적인 게이트 산화 막두께뿐만 아니라 게이트 폴리실리콘 내의 공핍층 막두께의 영향이 무시할 수 없게 되고, 실효적인 게이트 막두께가 얇아지지 않으므로, Tr 성능이 떨어져 버리는 문제에 대한 대책이다.
이 경우, 폴리실리콘막(27)에 주입된 불순물이 게이트 절연막(25) 아래의 영역으로 관통하는 것을 방지하기 위하여, 질소(N2) 주입을 조합시켜도 된다.
또한, 게이트 공핍화 대책으로서는, 게이트 전극 구성 막으로서 폴리실리콘막 대신에 SiGe의 폴리막을 증착하거나, 게이트 전극을 풀 실리사이드화시키거나, 또는 금속 게이트를 사용해도 된다.
다음에, 폴리실리콘막(27) 상에, 게이트 가공 시의 마스크로 되는 마스크층(29)을 증착한다. 이 마스크층(29)로서는, 산화 실리콘막 또는 질화 실리콘막 등이 사용된다. 막두께는 약 10 ~ 100nm이다.
다음에, 도 3c에 나타낸 바와 같이, 레지스트 패턴을 마스크로 하여 RIE 시스템 등을 사용한 에칭에 의해, 마스크층(29)을 게이트 전극의 형상으로 패터닝한다. 에칭 종료 후에는 레지스트 패턴을 제거한다.
그런 다음, RIE 시스템 등을 사용하여, 패터닝된 마스크층(29) 상으로부터 폴리실리콘막(27)을 에칭하고, 폴리실리콘막(27)을 패터닝하여 이루어지는 게이트 전극(9)을 형성한다. 또한, 이 공정에서, 게이트 절연막(25)도 에칭에 의해 패터닝되어도 된다.
다음에, 게이트 전극(9)의 측벽에 오프셋 스페이서(31)를 형성한다. 이 공정에서는 먼저, TEOS막, HTO막, 또는 질화 실리콘막 등으로 이루어진 오프셋 스페이서용 절연막을 증착하고, RIE 시스템을 사용하여 이 절연막을 에치백함으로써, 오프셋 스페이서(31)를 얻는다. 이 오프셋 스페이서(31)는, 게이트 전극(31)의 측벽에 설치함으로써, 실효 채널 길이를 길게 하고, 단채널 효과를 감소시킬 수 있다. 또한, 오프셋 스페이서(31)를 형성하기 전에, RTO 등으로 게이트 전극의 측벽을 산화시키는 공정을 행해도 된다. 이 공정은, 기생 용량인 게이트 오버랩 용량(gate overlap capacitance)을 저감하는 효과가 있다.
다음에, 게이트 전극(9)의 측부의 반도체 기판(3)의 표면에 포켓 주입을 행하고(도면에 프로파일이 도시되지 않음), 연장 확산층(extension diffusion layer)(33)을 형성한다. 이 공정에서는, 레지스트 패턴을 마스크로 사용함으로써, PMOS 영역과 NMOS 영역에 대하여 각각 개별적으로 이온 주입을 행한다.
PMOS 영역의 포켓 주입에서는, 비소(As) 또는 인(P)을 약 1E12 ~ 1E14 atoms/cm2의 도스량으로 행한다. 연장 확산층(33)에는, 붕소(B) 또는 불화 붕소(BF2) 또는 인듐(In)을 약 1E15 ~ 2E15 atoms/cm2의 도스량으로 이온 주입한다.
한편, NMOS 영역의 포켓 주입은, 붕소(B) 또는 불화 붕소(BF2) 또는 인듐(In)을, 약 1E12 ~ 1E14 atoms/cm2의 도스량으로 행한다. 연장 확산층(33)은, 비소(As) 또는 인(P)을 약 1E14 ~ 2E15 atoms/cm2의 도스량으로 이온 주입한다. 또한, NMOS 영역에 본 발명의 실시예에 따른 구조를 적용하는 경우는, 이 연장 확산층(33)의 형성은 생략될 수 있다.
또한, NMOS 영역 및 PMOS 영역으로의 포켓 주입 전에, 주입의 채널링(channeling)을 억제하기 위해, Ge를 주입함으로써 프리-아몰퍼스화를 행해도 된다. 또한, 연장 확산층(33)의 형성 후에 TED(Transient Enhanced Diffusion) 등을 일으키는 주입 결함을 작게 하기 위하여, 800 ~ 900℃ 정도의 RTA(Rapid Thermal Annealing) 처리를 추가로 수행해도 된다.
다음의, 도 3d에 도시된 공정은 본 발명의 실시예에 따른 특징적인 공정의 하나이다.
즉, 먼저 CVD법에 의해, 막두께 약 10nm의 산화 실리콘막(35)과 막두께 약 50nm의 질화 실리콘막(37)을 상기 순서로 증착한다. 도면에는 도시되지 않았으나, 또한, 산화 실리콘막을 추가로 증착해도 된다.
다음에, 레지스트 패턴(즉, 마스크 패턴, 도시는 생략)을 마스크로 사용한 에칭에 의해, 산화 실리콘막(35) 및 질화 실리콘막(37)의 적층막을 패터닝한다. 이 공정에서는, 게이트 전극(9)의 양측에, 산화 실리콘막(35) 및 질화 실리콘막(37)의 적층막으로 이루어지는 측벽을 통하여, 채널 길이 방향으로 미리 결정된 폭 W의 개구가 제공되도록, 산화 실리콘막(35) 및 질화 실리콘막(37)을 패터닝한다. 이로써, 게이트 전극(9)의 양측에 있어서의 미리 결정된 폭 W의 외측에는, 산화 실리콘막(35) 및 질화 실리콘막(37)의 적층막이 남겨지는 부분도 발생한다.
미리 결정된 폭 W는, 예를 들면, 동일 규격의 MOS 트랜지스터에 있어서 대략 동일한 미리 결정된 값인 것으로 한다.
다음에, 상기 레지스트 패턴을 마스크로 사용한 RIE에 의해, 반도체 기판(3)을 오목하게 하는 리세스 에칭(recess etching)을 행한다. 이로써, 반도체 기판(3)(웰 확산층(23))의 표면에 상기 미리 결정된 폭 W의 오목부(39)를 형성한다. 이때, 리세스 깊이는 약 150nm이다. 오목부의 깊이와 후속 공정의 열처리에 의해, 소스/드레인 영역의 접합 깊이가 정해진다. 따라서, 기술 노드가 진행하면, 미세화가 진행되어, 그 에칭 깊이는 얕아진다.
에칭 공정이 종료된 후에는, 레지스트 패턴을 제거한다.
다음에, 도 4a에 나타낸 바와 같이, 오목하게 된 반도체 기판(3)의 표면, 즉 오목부(39)에, 반도체 기판(3)의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료로 이루어지는 에피택셜층(11)을 형성한다.
도 1을 사용하여 전술한 바와 같이, PMOS 영역에는, 반도체 기판(3)을 구성하는 실리콘(Si)보다 큰 격자 정수를 가지는 실리콘 게르마늄(SiGe)을 에피택셜층(11)으로서 형성한다. 이 공정에서, NMOS 영역은 산화막 실리콘막 또는 산화 실리콘막/질화 실리콘막의 적층막으로 덮여 있는 상태를 유지한다. 600℃ ~ 800℃에서, 가스종(gas species)으로서 디클로로실란(Si2H2Cl2), 디보란(B2H6), 염화수소(HCl), 수소(H2) 등을 사용함으로써, 붕소(B)를 함유하는 실리콘 게르마늄(SiGe)을 에피택셜 성장시킨다.
한편, NMOS 영역에는, 반도체 기판(3)을 구성하는 실리콘(Si)보다 작은 격자 정수를 가지는 실리콘 카본(SiC)을 에피택셜층(11)으로서 형성한다. 이 공정에서, PMOS 영역은, 산화막 실리콘막, 또는 산화 실리콘막/질화 실리콘막을 포함하는 적층막으로 덮여 있는 상태로 유지된다. 온도 600℃ ~ 800℃에서, 가스종으로서, 실란(SiH4), 프로판(C3H6), 포스핀(PH3), 염화수소(HCl) 등을 사용함으로써, 인(P)을 함유하는 실리콘 카본(SiC)을 에피택셜 성장시킨다.
다음에, 도 4b에 나타낸 바와 같이, 산화 실리콘막(35) 및 질화 실리콘막(37)의 적층막을 에치백하고, 게이트 전극(9)의 측부에 측벽(37a)을 형성한다. 이로써, 액티브 영역(7)의 일부에서 반도체 기판(3)의 표면 A가 노출된다.
다음에, 도 4c에 나타낸 바와 같이, 소스/드레인 영역(15)을 형성한다. 이 공정에서는, 레지스트 패턴을 마스크로서 사용함으로써, PMOS 영역과 NMOS 영역에 대하여 각각 개별적으로 이온 주입을 행한다.
PMOS 영역에는, p형의 불순물로서, 붕소(B) 또는 불화 붕소(BF2)를, 1E15 ~ 1E16 atoms/cm2의 도스량으로 이온 주입한다.
한편, NMOS 영역에는, n형의 불순물로서, 비소(As) 또는 인(P)을, 1E15 ~ 1E16 atoms/cm2의 도스량으로 이온 주입한다.
상기 이온 주입의 종료 후에는 레지스트 패턴을 제거하고, 약 800 ~ 1100℃으로, 활성화 어닐을 행한다. RTA 시스템, Spike-RTA 시스템 등을 사용한다.
이로써, p형 또는 n형의 MOS 트랜지스터 Tr이 얻어지며, 이 MOS 트랜지스터 각각은 게이트 전극(9)을 포함하며, 이 게이트 전극(9)의 양측에는, 불순물이 확산된 에피택셜층(11)과 확산층(13)을 각각 포함하는 소스/드레인 영역(15)이 설치된다.
다음에, 도 4d에 나타낸 바와 같이, 실리콘의 노출 표면을 실리사이드화시킨 실리사이드층(41)을 형성한다. 이 공정에서, 먼저 자연 산화막에 대해 습식 에칭 처리를 행한 후, 스퍼터링 시스템을 사용하여 예를 들면, 니켈(Ni)로 이루어지는 금속막을 약 10nm의 두께로 증착한다. 그런 다음, 약 300 ~ 400℃로 어닐링 처리함으로써, 실리콘의 노출 부분을 실리사이드화시킨다. 그 후, 실리사이드화 후에 남은 금속막을 습식 에칭에 의해 제거한다. 그 후, 또한 약 500 ~ 600℃로 어닐링 처리를 행함으로써, 니켈 실리사이드로 이루어지는 실리사이드층(41)을 형성한다. 이 실리사이드층(41)은, 폴리실리콘으로 이루어지는 게이트 전극(9), 실리콘 게르 마늄(SiGe)으로 이루어지는 에피택셜 층(11), 및 단결정 실리콘으로 이루어지는 확산층(13)의 표면에만, 자기 정렬적으로 형성된다.
또한, 금속막으로서는, 니켈(Ni) 외에, 코발트(Co), 티탄(Ti), 플래티늄(Pt), 텅스텐(W) 등이 사용될 수 있다. 이러한 경우, 각각 코발트 실리사이드(CoSi2), 티탄 실리사이드(TiSi2), 플라티나 실리사이드(PtSi), 텅스텐 실리사이드(WSi2)를 얻을 수 있다.
다음에, 도 5a에 나타낸 바와 같이, 게이트 전극(9), 에피택셜 층(11), 및 확산층(13)의 상부에, 질화 실리콘으로 이루어지는 응력막(43)을 형성한다. 이 공정에서는, n형의 MOS 트랜지스터 Tr이 형성된 영역에 인장 응력이 인가되고, p형의 MOS 트랜지스터 Tr이 형성된 영역에 압축 응력이 인가되도록, 각각 상이한 응력막(43)을 형성한다.
먼저, LPCVD법 또는 p－CVD법 등에 의해, 인장 응력을 부여하는 질화 실리콘막(Tensile Si3N4)을 약 5nm ~ 100nm의 두께로 응력막(43)으로서 증착한다. 이어서, 응력막(43)을 가공할 때 사용되는 스토퍼막(도시하지 않음)으로서, CVD법 등에 의해 산화 실리콘막(TEOS, PSG, BPSG, SOG막 등)을 약 100nm의 두께로 증착한다. 그 후, 레지스트 패턴을 마스크로 사용한 에칭에 의해, p형의 MOS 트랜지스터 Tr이 형성된 영역에서 스토퍼막을 제거하고, 이 스토퍼막을 마스크로 사용하여 응력막(42)을 제거한다. 이 공정에서, pFET의 측벽 막도 에칭의 선택비/오버에칭으로 인해 제거된다.
이상으로부터, n형의 MOS 트랜지스터 Tr이 형성된 영역을, 채널 영역 ch에 인장 응력을 부여하는 응력막(43)으로 덮는다.
다음에, CVD법 등에 의해, 압축 응력을 부여하는 질화 실리콘막(Compressive Si3N4)을 약 5nm ~ 100nm의 두께로 응력막(43)으로서 증착한다. 이어서, n형의 MOS 트랜지스터 Tr이 형성된 영역에서, 이와 같은 압축 응력을 부여하는 응력막(43)을 제거한다.
이상으로부터, p형의 MOS 트랜지스터 Tr이 형성된 영역을, 채널 영역 ch에 압축 응력을 부여하는 응력막(43)으로 덮는다.
이상까지의 공정에서, 도 1에 도시된 것과 동일한 구성의 반도체 장치(1a)를 얻을 수 있다. 이하에 후속 공정을 설명한다.
먼저, 도 5b에 나타낸 바와 같이, CVD법에 따라 응력막(43)을 덮도록 TEOS, PSG, BPSG, SOG막 등의 산화 실리콘막(45)을, 약 100 ~ 1000nm의 두께로 증착하고, CMP를 행함으로써 평탄화한다.
다음에, 도 5c에 나타낸 바와 같이, 산화 실리콘막(45) 및 응력막(43)에, 소스/드레인 영역(15) 표면의 실리사이드층(41)에 이르는 접속 구멍(47)을 형성한다. 이 공정에서는, 레지스트 패턴(도시하지 않음)을 마스크로 사용한 RIE를 행한다. 또 RIE에 의한 접속 구멍(47) 형성 후에는, 레지스트 패턴을 제거한다.
그 후, 도 5d에 나타낸 바와 같이, 접속 구멍(27) 내를 도전성 재료로 매립함으로써 컨택트(49)를 형성한다. 이 공정에서는, 먼저, 질화 티탄(TiN)/티탄(Ti) 의 적층막을 배리어 막으로서 스퍼터법 또는 CVD법에 따라 증착한 다음, 텅스텐(W)막을 CVD법에 따라 증착한다. 텅스텐 막의 두께는 약 100 ~ 500nm이다. 다음에, 텅스텐막을 CMP 또는 에칭-백 처리를 행하고, 이에 따라 접속 구멍(47) 내측에만 채움으로써 컨택트(49)를 형성한다.
다음에, 컨택트(49)에 접속된 배선(51)을 산화 실리콘막(45) 위에 형성한다. 이 공정에서는 먼저, 알루미늄(Al) 막을 스퍼터법으로 증착하고, 다음에, 레지스트 패턴을 마스크로서 사용하는 RIE에 의해 알루미늄 막을 패턴 에칭한다. 이로써, 알루미늄으로 이루어지는 배선(51)을 형성한다. 그리고 배선(51)의 재료로서는, 더 저 저항인 동(Cu)을 사용해도 된다.
후속 공정이 도시되지는 않았지만, 상층 또는 상층들에 배선을 형성함으로써, 2층, 3층, 4층, 또는 그 이상의 층 배선 구조를 형성할 수 있다. 이로써, 층 배선 구조를 구비한 반도체 장치를 얻을 수 있다.
이상 설명한 제1 실시예에 의하면, 에피택셜층(11)과 확산층(13)으로 소스/드레인 영역(15)이 구성된 반도체 장치(1a)를 얻을 수 있다. 그러므로 에피택셜층(11)의 폭을, 확산층(13)의 폭을 변경함으로써 조정할 수 있다.
결론적으로, 도 3d를 참조하여 설명한 공정에서는, 에피택셜층의 폭에 대응하는 미리 결정된 폭 W의 오목부(39)를 형성하지만, 이 공정에서는 액티브 영역(7) 내의 게이트 전극(9)의 레이아웃에 의존하지 않고, 오목부(39)의 폭을 미리 결정된 폭 W로 제어함으로써, 에칭시의 마이크로 로딩 효과도 고려한 에칭 깊이로 오목부(39)를 형성하는 것이 가능하게 된다. 구체적으로는, 오목부(39)의 폭을 일정한 미리 결정된 폭 W로 설정함으로써, 마이크로 로딩 효과에 의한 에칭 깊이의 불균일이 억제된 오목부(39)를 얻는 것이 가능하다.
결론적으로, 이 오목부(39)에 형성하는 에피택셜층(11)의 깊이를 제어하여 일정하게 할 수 있다.
또한, 레이아웃에 의존하지 않고, 확산층(13)에 대응하는 부분만큼 에피택셜층(11)의 형성 면적(레이아웃 면적)이 억제되므로, 결정 결함이 적은 에피택셜층(11)을 얻을 수 있다.
결론적으로, 제어된 일정 깊이의 에피택셜층(11)에 의해 게이트 전극(9) 아래의 채널 영역 ch에 인가하는 응력의 불균일을 억제하는 것이 가능하게 된다. 또한, 레이아웃에 의존하지 않고 결정 결함이 적은 에피택셜층(11)을 얻을 수 있으므로, 접합 누설을 억제하는 것이 가능하게 된다. 이 결과, 트랜지스터 Tr의 특성의 향상시킬 수 있다.
그리고 이와 같은 구성에 의해, 에피택셜층(11)의 볼륨이 억제되지만, 에피택셜층(11)의 깊이를 소정 값으로 설정함으로써, 채널 영역 ch에 가해지는 응력을 유지할 수 있다(K. Ota 등의 "Scalable eSiGe S/D technology with less layout dependence for 45-nm generation", 2006 Symposium VLSI Technology Digest of Technical Papers, 2006년, 참조).
또, 전술한 바와 같이 확산층(13)에 대응하는 부분만큼 에피택셜층(11)의 형성 면적(레이아웃 면적)이 억제되므로, 에피택셜층(11)에서의 외측의 측벽을 덮는 응력막(43)이 채널 영역 ch에 가깝게 된다. 이로써, 응력막(43)에 의한 채널 영역 ch로의 응력 인가의 효과를 높일 수 있다.
제2 실시예
도 6은, 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 나타낸 개략 단면도이다. 도 6에 도시된 반도체 장치(1b)는 도 1에 도시된 제1 실시예에 따른 반도체 장치(1a)와 동일하지만, 소스/드레인 영역(15)을 구성하는 확산층(13)의 깊이가, 에피택셜층(11)의 깊이보다 깊다는 점이 다르다.
이와 같은 구성의 반도체 장치(1b)에 있어서는, 게이트 전극(9)에 대하여 에피택셜층(11)보다 외측에 있는 확산층(13)을 깊게 함으로써, 제1 실시예의 효과에 더하여, 단채널 효과의 영향을 작게 억제하면서, pn 접합의 공핍층 전계를 작게 억제하여 접합 누설을 더욱 개선할 수 있다. 또한, 확산층(13)을 깊게 함으로써, 접합부의 기판 불순물 농도가 감소한다. 결론적으로, 접합 용량을 작게 할 수 있고, MOS 트랜지스터 Tr의 동작 속도의 향상시킬 수 있다.
제3 실시예
도 7은 본 발명에 따른 제3 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다. 도 7에 도시된 반도체 장치(1c)는 도 1에 도시된 제1 실시예에 따른 반도체 장치(1a)와 동일하지만, 소스/드레인 영역(15)을 구성하는 확산층(13)의 표면 높이가, 게이트 전극(9) 아래의 반도체 기판(3)의 표면 높이보다 낮다는 점이 다르다.
이와 같은 구성의 반도체 장치(1c)에 있어서는, 트랜지스터 Tr을 덮는 응력막(43)이 채널 영역 ch보다 낮은 위치에까지 연장된다. 이로써, 제1 실시예의 효 과에 더하여, 응력막(43)에 의한 채널 영역 ch로의 응력 인가의 효과를 높일 수 있다.
제4 실시예
도 8은 제4 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다. 도 8에 도시된 반도체 장치(61a)는, p형의 MOS 트랜지스터 Tr을 구비한 구성을 갖는다. 이 반도체 장치(61a)는 도 1에 도시된 제1 실시예에 따른 반도체 장치(1a)와는, 소스/드레인 영역(15)의 한쪽만이 에피택셜층(11)을 포함하고, 소스/드레인 영역(15)의 다른 쪽은 확산층(13)만을 포함한다는 점만이 다르다. 또한, 역도전형(n형)의 확산층(역도전형 확산층(63))이 확산층(13)에 인접해서 설치되어 있다. 제1 실시예의 구성과 동일한 구성에 대한 중복되는 설명은 생략한다.
이와 같은 반도체 장치(61a)에 있어서, 역도전형 확산층(63)은, 웰 확산층(23)에 대한 컨택트 영역으로서 제공되어 있다. 이 역도전형 확산층(63)과 이에 인접하여 설치된 소스/드레인 영역(15)은, 이들 표면층에 배치된 실리사이드층(41)에 의해 단락되어 있다. 이 반도체 장치(61a)는, 이와 같은 구성으로 함으로써, 웰 컨택트를 축소화하고 있다.
이와 같은 구성에서는, 웰 확산층(23)에 대한 컨택트 영역(역도전형 확산층(63)에 인접시켜 단락시킨 소스/드레인 영역(15)을, 확산층(13)으로 구성하기 때문에, 역도전형 확산층(63) 내의 n형 불순물이 소스/드레인 영역(15)으로 확산되어 채널 영역 ch에까지 도달하는 것을 방지할 수 있다.
즉, 도 9의 비교 구성예에 나타낸 바와 같이, 역도전형 확산층(63)에 인접하 여 설치된 소스/드레인 영역(15)으로서 실리콘 게르마늄(SiGe)으로 이루어지는 에피택셜층(11)을 구성하는 경우에는, 역도전형 확산층(63) 중의 n형 불순물이 에피택셜층(11)으로 확산되어 채널 영역 ch에까지 도달한다. 이것은, 실리콘으로 이루어지는 반도체 기판 중에서보다, SiGe 중에서의 n형 불순물의 확산 속도가 높기 때문이며, 즉, 비소(As)의 경우 약 7배, 인(P)의 경우 약 2배 정도 크기 때문이다.
결론적으로, 도 8에 도시된 같이, 소스/드레인 영역(15)의 한쪽만이 에피택셜층(11)을 포함하고, 역도전형 확산층(63)에 인접해서 설치된 소스/드레인 영역(15)의 다른 한쪽은 확산층(13)을 포함하는 구성을 적용함으로써, 역도전형 확산층(63) 내의 n형 불순물이 채널 영역 ch에까지 확산되는 것을 방지할 수 있고, p형의 MOS 트랜지스터 Tr에서의 임계값의 변동을 억제하는 것이 가능하게 된다.
제5 실시예
도 10은 본 발명의 제5 실시예에 따른 반도체 장치의 구성을 나타낸 개략 단면도이다. 도 10에 도시된 반도체 장치(61b)는 제4 실시예에 따른 반도체 장치(61a)와 동일하지만, 소스/드레인 영역(15)의 한쪽이, 에피택셜층(11)과 함께 확산층(13)을 포함한다는 점이 다르다.
이 경우, 게이트 전극(9)의 측부에는, 에피택셜층(11)을 통하여 확산층(13)이 설치된다.
이와 같은 구성을 적용함으로써, 에피택셜층(11)의 채널 길이 방향의 폭이, 확산층(13)에 의해 제어된 미리 결정된 폭 W으로 설정되게 할 수 있다. 그러므로 제1 실시예와 마찬가지의 효과를 얻는 것이 가능하다.
첨부된 청구의 범위의 범주 또는 그 등가물 내에 부합되는 한 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 서브-조합 및 대안이 수행될 수 있다는 것을 당업자는 이해할 수 있을 것이다.
도 1은 제1 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다.
도 2는 제1 실시예의 반도체 장치의 제조 공정도이다.
도 3은 제1 실시예의 반도체 장치의 제조 공정도이다.
도 4는 제1 실시예의 반도체 장치의 제조 공정도이다.
도 5는 제1 실시예의 반도체 장치의 제조 공정도이다.
도 6은 제2 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다.
도 7은 제3 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다.
도 8은 제4 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다.
도 9는 제4 실시예에 대하는 비교예를 나타내는 개략 단면도이다.
도 10은 제5 실시예의 반도체 장치의 구성을 나타낸 개략 단면도이다.
도 11은 종래의 반도체 장치의 구성을 나타낸 개략 단면도이다.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판상에 배치된 게이트 전극; 및
    상기 게이트 전극 양측에 배치되고 불순물을 주입하여 형성된 소스/드레인 영역
    을 포함하며,
    상기 소스/드레인 영역은,
    상기 게이트 전극의 한 측부에서의 오목한 위치에 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료를 에피택셜 성장시킴으로써 형성되는 에피택셜층, 및
    상기 반도체 기판의 표면층에 배치된 확산층을 포함하고,
    상기 에피택셜층은 상기 게이트 전극의 양측에 배치되고, 상기 확산층은 상기 에피택셜층의 외측에 배치되며, 상기 확산층의 표면은, 상기 게이트 전극의 아래에서의 상기 반도체 기판의 표면보다 낮은,
    반도체 장치.
  2. 제1항에 있어서,
    상기 에피택셜층은, 채널 길이 방향으로 미리 결정된 폭으로 배치되어 있는, 반도체 장치.
  3. 반도체 장치에 있어서,
    반도체 기판상에 배치된 게이트 전극; 및
    상기 게이트 전극 양측에 배치되고 불순물을 주입하여 형성된 소스/드레인 영역
    을 포함하며,
    상기 소스/드레인 영역은,
    상기 게이트 전극의 한 측부에서의 오목한 위치에 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료를 에피택셜 성장시킴으로써 형성되는 에피택셜층, 및
    상기 반도체 기판의 표면층에 배치된 확산층을 포함하고,
    상기 소스/드레인 영역 중 한쪽이 상기 에피택셜층을 포함하며, 상기 소스/드레인 영역 중 다른 쪽이 상기 확산층만을 포함하고,
    상기 확산층의 표면은, 상기 게이트 전극의 아래에서의 상기 반도체 기판의 표면보다 낮은, 반도체 장치.
  4. 제3항에 있어서,
    상기 확산층에 인접하여 상기 확산층의 도전형과는 상이한 도전형을 가지는 역도전형 확산층이 배치되고,
    상기 소스/드레인 영역과 상기 역도전형 확산층의 표면에 배치된 실리사이드층에 의해, 상기 확산층과 상기 역도전형 확산층이 단락되어 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고, 상기 에피택셜층은 실리콘 게르마늄으로 이루어지는, 반도체 장치.
  6. 제3항에 있어서,
    상기 소스/드레인 영역 중 한쪽은, 상기 에피택셜층과 그 외측에 배치된 상기 확산층을 포함하는, 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 게이트 전극을 형성하는 제1 공정;
    마스크 패턴을 통한 에칭에 의해, 상기 게이트 전극의 한 측에 상기 반도체 기판의 표면층을 오목하게 하는 제2 공정;
    상기 반도체 기판의 오목부에, 상기 반도체 기판의 격자 정수와는 상이한 격자 정수를 가지는 반도체 재료로 이루어지는 에피택셜층을 형성하는 제3 공정; 및
    상기 마스크 패턴을 제거하여 상기 반도체 기판의 상기 표면층을 노출시킨 후, 상기 에피택셜층과 상기 반도체 기판의 표면층에 불순물을 확산시킴으로써, 상기 불순물이 확산된 상기 에피택셜층과 상기 표면층에 상기 불순물을 확산시켜 형성되는 확산층을 포함하는 소스/드레인 영역을 형성하는 제4 공정을 포함하고,
    상기 에피택셜층은 상기 게이트 전극의 양측에 배치되고, 상기 확산층은 상기 에피택셜층의 외측에 배치되며, 상기 확산층의 표면은, 상기 게이트 전극의 아래에서의 상기 반도체 기판의 표면보다 낮은,
    반도체 장치의 제조 방법.
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