CN103779216B - 一种半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，外延生长SiGe层的同时原位掺杂B，所述外延生长包括两个阶段：第一阶段为增加SiGe层中B的浓度，以使所述SiGe层中B的浓度达到峰值浓度；第二阶段为降低SiGe层中B的浓度，以消除短沟道效应。通过本发明所述方法不仅可以使B掺杂后获得更为平坦的掺杂拖尾（doping tail）轮廓，进而降低结漏电（junction leakage），所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持；而且通过所述方法可以使沟道处B的掺杂浓度较低，以消除短沟道效应，使制备得到的器件具有更好的性能。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。
背景技术
随着半导体技术的不断发展，半导体器件的制备趋于微型化，目前已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。目前制备PMOS的方法往往包括以下常规步骤：首先是提供半导体衬底，然后在所述半导体衬底上形成双阱、浅沟槽隔离以及多晶硅栅极结构，随着栅的宽度不断减小，栅结构下的沟道长度也不断的减小，为了有效的防止短沟道效应，在集成电路制造工艺中引入了轻掺杂漏工艺（LDD），然后进行源漏注入，在源漏注入前为了防止大剂量的源漏注入过于接近沟道从而导致沟道过短甚至源漏连通，在PMOS的LDD注入之后要在多晶硅栅的两侧形成侧墙，在源漏注入后还可以进一步包括退火等步骤。
为了获得更好的性能在制备PMOS过程中，通常在PMOS的源漏区进行外延SiGe以对衬底的沟道处施加压应力，然后外延SiGe后进行离子注入以获得较高的掺杂浓度，在该过程中通常选用高能量、低剂量的B（Boron）在对其源漏进行掺杂，以形成掺杂拖尾（doping tail）轮廓，来降低交界处的漏电，或者进行在外延生长SiGe的同时在对其源漏进行B（Boron）掺杂，并通过调节气体流量以及其他参数，以达到足够的掺杂浓度，但是在PMOS的SiGe的源漏进行离子注入后或原位掺杂都通常会导致器件在退火后产生应变弛豫，而应变弛豫将直接导致器件性能的降低。
同时，现有技术中SiGe的外延或者沉积的方法为不提供SiGe的晶粒而直接沉积具有一定浓度梯度的SiGeB层，以减少结漏电流，但是所述具有一定浓度梯度的SiGeB层将导致硼扩散到通道（channel）和加速的短沟道效应（short channel effect）。对通过现有方法得到的器件进行二次离子质谱（secondary ion mass spectroscopy，SIMS）发现所述器件在沟道处所述原位掺杂硼浓度的浓度过高，因此很容易加速的短沟道效应。
因此，为了降低离子注入时造成的源漏弛豫，尽可能的跳过源漏注入步骤，但是所述交界处B分布的控制成为挑战，需要对目前PMOS中源漏注入方法进行改进，同时消除存在的加速的短沟道效应。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决上述问题，本发明提供了一种半导体器件的制备方法，包括：
提供半导体衬底，至少包含栅极结构；
在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，
外延生长SiGe层的同时原位掺杂B，所述外延生长包括两个阶段：
第一阶段为增加SiGe层中B的浓度，以使所述SiGe层中B的浓度达到峰值浓度；
第二阶段为降低SiGe层中B的浓度，以消除短沟道效应。
作为优选，当所述SiGe层高度达到半导体器件中沟道的位置时，执行第二阶段，以降低SiGe层中B的浓度。
作为优选，在所述第一阶段和所述第二阶段中一直增加SiGe层中Ge的浓度。
作为优选，所述方法还包括在所述原位掺杂后执行一退火步骤。
作为优选，所述外延生长SiGe层的温度为450~700℃。
作为优选，所述SiGe层中Ge的含量为15~55%。
作为优选，所述SiGe层中B的峰值浓度为5E+19~5E+21原子/cm3。
作为优选，所述第一阶段形成的SiGe层的厚度为45-65nm。
作为优选，所述第一阶段形成的SiGe层中B的浓度梯度为1E+18-1E+19原子/cm3~5E+19-5E+21原子/cm3。
作为优选，所述第一阶段形成的SiGe层中Ge的含量为15-30%~35%-55%。
作为优选，所述第二阶段形成的SiGe层的厚度为15~25nm。
作为优选，所述第二阶段形成的SiGe层中B的浓度梯度为5E19-5E+21原子/cm3~0-1E+19原子/cm3。
作为优选，所述方法还包括一下步骤：
在形成PMOS中B掺杂的源漏后，在所述源漏上形成盖帽层，以覆盖所述SiGeB层。
作为优选，所述盖帽层为Si层或SiGe层。
作为优选，所述盖帽层的厚度为15~20nm。
作为优选，所述凹槽为∑形凹槽。
作为优选，所述方法不执行用于形成源漏的离子注入步骤。
本发明提供了一种通过多个步骤对PMOS的源漏区进行自由原位掺杂的方法，在外延生长SiGe的同时实现B的掺杂，实现了更加自由的原位源漏掺杂，并且在外延形成源漏的过程中，控制所述外延的SiGe层中Ge的含量一直增加，而将B掺杂分为2个阶段，在第一阶段中增加SiGe层中B的含量，以达到峰值浓度，当所述外延层的高度到达所述器件的沟道时则降低含B的含量，使形成的源漏在沟道位置处B的浓度较低，以消除短沟道效应。
通过本发明所述方法不仅可以使B掺杂后获得更为平坦的掺杂拖尾（doping tail）轮廓，进而降低结漏电（junction leakage），所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持；而且通过所述方法可以使沟道处B的掺杂浓度较低，以消除短沟道效应，使制备得到的器件具有更好的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为本发明中所述器件中B的掺杂浓度与时间的关系示意图；
图2-5为本发明所制备所述半导体器件的过程剖面示意图；
图6为本发明中所述方法中时间与气体流量关系示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
如图2所示，首先提供半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度。
在所述衬底上形成栅极结构202，在所述衬底上形成栅极介电层，所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。然后沉积栅极材料层，包含半导体材料的多层结构，例如硅、锗、金属或其组合。对所述栅极介质层以及栅极材料层进行蚀刻形成栅极结构。
形成栅极结构后在栅极的两侧形成间隙壁，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
其中上述浅沟槽以及栅极结构、离子注入等均是示例性的，并非局限于该实施方式，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法或者在该衬底中形成其他有源器件。
形成所述间隙壁后蚀刻所述栅极的两侧形成凹槽，在本发明中优选形成“∑”形凹槽20，如图2所示，然后在所述的凹槽中外延生在SiGeB，在外延生长SiGe的同时进行原位掺杂B，作为优选，所述外延生长SiGe的温度为450-700℃，所述外延生长SiGe层中Ge的含量为15-55%，外延生长得到的SiGe层中B的峰值浓度为5E+19~5E+21原子/cm3。
本发明所述的掺杂方法为原位多步掺杂B，以降低现有技术中源漏掺杂、退火后造成的弛豫现象、以及由此引起的短沟道效应，在本发明中所述B的掺杂可以分为两个阶段，其中第一阶段为增加SiGe层中B的浓度，以使所述SiGe层中B的浓度达到峰值浓度；第二阶段为降低SiGe层中B的浓度。
具体地，如图1所示，第一阶段如t0-t1段所示，在该段中SiGe层中B的浓度一直增加，当所述SiGe层的高度到达所述器件的沟道位置时，执行第二阶段，如图1中的t1-t2段所示，在该阶段降低所述SiGe层中B的浓度，使沟道位置处B的浓度较低，以消除短沟道效应。
具体地，所述第一阶段如图1中t0-t1段所示，在该阶段中沉积形成的外延层的厚度为45-65nm，如图3中所示第I层，具体地，在该步骤中所述外延生长SiGe中B的梯度浓度为1E+18-1E+19原子/cm3~5E+19-5E+21原子/cm3。
所述第二阶段如图1中t1-t2段所示，在该阶段中所形成的外延层的厚度为15-20nm，如图3中所示的第II层，在所述厚度的外延层中B的掺杂梯度浓度为所述步骤2）中沉积的外延层中B的浓度梯度为5E19-5E+21原子/cm3~0-1E+19原子/cm3。
在所述第一阶段和第二阶段中形成的SiGe层中Ge的浓度一直增加，如图1中t0-t2段所示，所述外延生长SiGe的温度为450~700℃，优选为550-650℃，在整个过程中外延生长SiGe中Ge的含量为15~55%；其中在第一阶段，如图1中t0-t1段所示，在该阶段所述外延生长SiGe中Ge的含量为15-30%~35%-55%。所述方法不执行用于形成源漏的离子注入步骤。
其中所述B以及Ge的掺杂方法为在外延生长的同时通入含B气体和含Ge气体，但并不局限于所述方法。
在本发明的一具体实施方式中，在所述“∑”形凹槽中外延生长SiGe的同时通入B2H6气体，通气过程分为2个阶段：
第一阶段，首先通入B2H6气体，通气的起始流量为B1，然后逐渐增加气体流量至B2，所述通气时间为T1；
在该步骤中由于起始通气量较小，该过程中沉积掺杂量也小，因此需要延长通气时间T1，如图6中t0-t1段所示，在该步骤中沉积形成的外延层的厚度为45-65nm，如图3中所示第I层，在本发明中气体流量以及温度等实验条件，在不做其他说明的情况下，所述增加均指正增加，变大，在下面的描述中均参照该解释。
第二阶段，在该阶段中将通入的B2H6气体的流量降低，将气体流量由B2降低，该过程的通气时间为T2，如图6中t1-t2段所示，
在该步骤中所形成的外延层的厚度为15-20nm，如图3中所示的第II层。
其中，在所述第一阶段和第二阶段中通入B2H6气体的同时通入含Ge气体GeH4，并控制气流量在T3的时间内由B1增加到B3，得到SiGeB层；
具体地，GeH4气体流量在T2+T1时间内由B1增加到B3，如图6中t0-t2段所示，在整个外延过程中所述GeH4气体流量一直增加，其中在t0-t1段中所述外延生长SiGe中Ge的含量为15-30%~35%-55%。所述方法不执行用于形成源漏的离子注入步骤。
本发明提供了一种通过多个步骤对PMOS的源漏区进行自由原位掺杂的方法，在外延生长SiGe的同时实现B的掺杂，实现了更加自由的原位源漏掺杂，并且在外延形成源漏的过程中，控制所述外延的SiGe层中Ge的含量一直增加，而将B掺杂分为2个阶段，在第一阶段中增加SiGe层中B的含量，以达到峰值浓度，当所述外延层的高度到达所述器件的沟道时则降低含B的含量，使形成的源漏在沟道位置处B的浓度较低，以消除短沟道效应。
在外延形成掺杂的源漏之后还可以进一步的包括热退火步骤，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，掺杂杂质也会得到一定比例的激活，进一步可以提高器件效率。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为900-1200℃，所述热退火步骤时间为1-180s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
作为进一步的优选，在形成PMOS中B掺杂的源漏后，在所述SiGeB层上形成盖帽层（cap layer），以覆盖所述SiGeB层，其中，所述盖帽层（caplayer）为Si或SiGe层，作为优选，所述Si或SiGe层的厚度为15~20nm。
通过本发明所述方法不仅可以使B掺杂后获得更为平坦的掺杂拖尾（doping tail）轮廓，进而降低结漏电（junction leakage），所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持；而且通过所述方法可以使沟道处B的掺杂浓度较低，以消除短沟道效应，使制备得到的器件具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制备方法，包括：
提供半导体衬底，至少包含栅极结构；
在所述栅极结构两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，
外延生长SiGe层的同时原位掺杂B，所述外延生长包括两个阶段：
第一阶段为增加SiGe层中B的浓度，以使所述SiGe层中B的浓度达到峰值浓度；
第二阶段为降低SiGe层中B的浓度，其中，当所述SiGe层高度达到半导体器件中沟道的位置时，执行第二阶段，以降低SiGe层中B的浓度，以消除短沟道效应。
2.根据权利要求1所述方法，其特征在于，在所述第一阶段和所述第二阶段中一直增加SiGe层中Ge的浓度。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述原位掺杂后执行一退火步骤。
4.根据权利要求1所述的方法，其特征在于，所述外延生长SiGe层的温度为450～700℃。
5.根据权利要求1所述的方法，其特征在于，所述SiGe层中Ge的含量为15～55％。
6.根据权利要求1所述的方法，其特征在于，所述SiGe层中B的峰值浓度为5E+19～5E+21原子/cm3。
7.根据权利要求1所述的方法，其特征在于，所述第一阶段形成的SiGe层的厚度为45-65nm。
8.根据权利要求1所述的方法，其特征在于，所述第一阶段形成的SiGe层中B的浓度梯度为1E+18～5E+21原子/cm3。
9.根据权利要求1所述的方法，其特征在于，所述第一阶段形成的SiGe层中Ge的含量为15％～35％。
10.根据权利要求1所述的方法，其特征在于，所述第二阶段形成的SiGe层的厚度为15～25nm。
11.根据权利要求1所述的方法，其特征在于，所述第二阶段形成的SiGe层中B的浓度梯度为5E+19～1E+19原子/cm3。
12.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：
在形成PMOS中B掺杂的源漏后，在所述源漏上形成盖帽层，以覆盖所述SiGeB层。
13.根据权利要求12所述的方法，其特征在于，所述盖帽层为Si层或SiGe层。
14.根据权利要求13所述的方法，其特征在于，所述盖帽层的厚度为15～20nm。
15.根据权利要求1所述的方法，其特征在于，所述凹槽为∑形凹槽。
16.根据权利要求1所述的方法，其特征在于，所述方法不执行用于形成源漏的离子注入步骤。
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