JP4597531B2 - チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 - Google Patents

チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 Download PDF

Info

Publication number
JP4597531B2
JP4597531B2 JP2003581268A JP2003581268A JP4597531B2 JP 4597531 B2 JP4597531 B2 JP 4597531B2 JP 2003581268 A JP2003581268 A JP 2003581268A JP 2003581268 A JP2003581268 A JP 2003581268A JP 4597531 B2 JP4597531 B2 JP 4597531B2
Authority
JP
Japan
Prior art keywords
well structure
layer
channel
diffusion barrier
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003581268A
Other languages
English (en)
Other versions
JP2005522038A (ja
Inventor
ビークツォレク カルシュテン
ホルストマン マンフレッド
シュテファン ロルフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10214066A external-priority patent/DE10214066B4/de
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2005522038A publication Critical patent/JP2005522038A/ja
Application granted granted Critical
Publication of JP4597531B2 publication Critical patent/JP4597531B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Description

本発明は一般に、製造集積回路の分野に関し、より詳しくは、トランジスタ素子のチャネル領域のドーパント分布が、改善されたレトログレードなドーパント分布を示す電界効果トランジスタなどの半導体デバイスおよびこのような半導体デバイスを製造するための方法に関する。
ＭＯＳトランジスタなどの電界効果トランジスタは、現行の集積回路で最も多用される回路素子のうちの１つである。
一般に、適切な基板の上に膨大な数の電界効果トランジスタを同時に形成し、これらを接続して回路の所望の機能を提供する。電界効果トランジスタは一般に、ドーパントが高濃度でドープされている半導体領域（通常シリコン領域）を２つ含んでおり、これらはドレイン領域およびソース領域と呼ばれる。これらの領域には、形成されるトランジスタの種類によって、逆の極性のドーパントが低濃度でドープされている半導体領域（いわゆるＮウェルまたはＰウェル）が埋め込まれる。
このドレイン領域とソース領域は、両領域の間に設けられるチャネル領域によって分離されている。通常、このチャネル領域の上部には、ゲート絶縁層（ゲート酸化膜層として提供されることが多い）によってチャネル領域から分離されているゲート電極が形成されており、このゲート電極に適切な電圧を印加すると、ドレイン領域とソース領域との間のチャネル領域内に導電チャネルが形成される。
個々の半導体素子の加工サイズ、例えばこの点においてクリティカルディメンジョンとなっているソース領域とドレイン領域との距離（チャネル長とも呼ばれる）が減少するにつれ、デバイスの性能は向上する。
しかし、加工サイズの減少によって得られる改善点を部分的に相殺することのない、加工サイズの減少に対応できる新しいプロセスや技術を開発するには、プロセス技術上のいくつかの課題を解決する必要がある。
例えばチャネル長を短くするには、一般に、印加するゲート電圧によって導電チャネルの形成を十分制御できるように、ゲート絶縁層の膜厚を薄くする必要がある。
このため、高性能のＭＯＳトランジスタで一般的なように膜厚数ナノメートルのゲート絶縁層を形成するには、デバイスの動作寿命全体にわたり高信頼性を保証するため、高品質のゲート絶縁層（酸化物層など）が形成されるようにゲート絶縁層の下の半導体領域の格子損傷（lattice damage）を最小限に抑える高度なプロセス技術が必要とされる。
さらに、電荷キャリアの拡散が極力少なくなるような、半導体材料との界面が比較的なめらかなゲート絶縁層は、半導体領域の欠陥が比較的少ない場合にしか形成できない。
現行のデバイスでは、チャネル長を短くすると伝導度を改善できる。
しかし、場合によっては、チャネル長を極端に短くせずに、チャネル領域でのキャリアの移動度を高めることによって伝導度をさらに改善させるほうが望ましいこともある。
このため、現行のデバイスにおいては、いわゆるレトログレードなチャネルドーピング分布が検討されている。
よく知られているように、半導体格子内のドーパント原子は、半導体領域に広く存在する電界の影響下で移動する電荷キャリアの散乱の中心（scattering center）となり得る。
このため、現行のデバイスにおいては、ゲート絶縁層からチャネル領域の内部に向かってドーパントの濃度が高くなっているレトログレードなチャネルドーパント分布（dopant profile）が使用されることがある。このドーパント分布では基本的に、ゲート絶縁層の近傍においては、導電チャネルを形成している電荷キャリアが出会う散乱の中心の密度が低くなっており、これによりチャネル全体の伝導度が上がる。
しかしながら、図１ａないし１Ｃおよび図２ａまたは２ｂを参照して下記に詳細に記載するように、レトログレードなチャネルドーパント分布を得るのは非常に困難である。
図１ａは、製造の初期段階における半導体素子１００の概略的な断面図である。
この例においては、半導体素子１００は、対となる相補型ＭＯＳトランジスタであり、シリコン領域などの半導体領域１０１に、二酸化シリコンを含むシャロー・トレンチ分離領域（shallow trench isolation）１０２が形成されており、Ｎウェル構造１２０とＰウェル構造１１０とを分離している。
Ｎウェル構造１２０内のインプラントされた部分すなわちドープされた部分は１２１，１２２，１２３，１２４で示されており、Ｐウェル構造１１０内にはドープされた部分１１１，１１２，１１３，１１４がある。
Ｎウェル構造１２０およびＰウェル構造１１０の一番下に存在するインプラント部分１１１，１２１は、埋込インプラント（buried implant）とも呼ばれる。
インプラント部分１１２，１２２は一般にフィル・インプラント（fill implant）と呼ばれ、インプラント部分１１３，１２３は一般に導通インプラント（punch-through implant）と呼ばれる。
また、インプラント部分１１４、１２４は、ＶＴインプラント（VT implant）と呼ばれている。このＶＴは、形成するトランジスタ素子のしきい値電圧を指す。
図１ａに示す半導体デバイス１００を形成するための代表的なプロセスフローには、次のステップが含まれ得る。
最初に、当業界で公知のフォトリトグラフィ技術、エッチング技術およびたい積技術によってシャロー・トレンチ分離領域１０２を形成する。
次に、イオン注入プロセスを連続的に行い、Ｐウェル構造１１０およびＮウェル構造１２０を形成する。この注入プロセスを実際に行う前に、半導体領域１０１に酸化物層（図示しない）などの犠牲層（sacrificial layer）をたい積して、注入プロセスをより正確に制御してもよい。
Ｎウェル構造１２０の形成には、通常はリンイオンまたはヒ素イオンを使用し、Ｐウェル構造１１０の形成には通常はホウ素イオンを使用する。
インプラントの際に、各インプラント部分１２１ないし１２４，１１１ないし１１４におけるそれぞれの種類のイオン濃度のピークが所望の位置にくるように、各注入プロセスの薬量および注入エネルギーを制御する。
なお、注入プロセスの性質により、Ｐウェル構造１１０およびＮウェル構造１２０を形成するインプラント部分の境界は図１ａに示すような明瞭なものではなく、段階的に変化しているような境界となる。
図２ａは、Ｎウェル構造１２０およびＰウェル構造１１０の深さに対するドーパント濃度を示すグラフである。
図２ａから、特に、それぞれのインプラント部分と同じ参照符号によって示されるＶＴインプラント（１１４，１２４）のために半導体デバイス１００の表面近傍でドーパント濃度が非常に低いことがわかる。
すなわち、注入プロセスの直後のドーパント濃度は、半導体デバイス１００の表面近傍で、Ｎウェル構造１２０およびＰウェル構造１１０の所望のレトログレードなドーパント分布を示しており、この場合、デバイスの完成後、動作時にチャネルが形成される。
イオン注入によってＰウェル構造１１０およびＮウェル構造１２０を形成したら、注入イオンを活性化する、すなわち大多数のイオンを格子位置（lattice site）に配置させると共に、イオンの衝突によって生じた格子損傷を回復させるべく、半導体デバイス１００に対して熱処理を行う必要がある。
しかし、この熱処理の際に拡散が必然的に発生して、インプラント部分同士の境界がさらに不鮮明に広がり（smears out）、その結果、Ｐウェル構造１１０およびＮウェル構造１２０の垂直方向のドーパント分布が一層不鮮明になってしまう。
図２ｂは、各ウェル構造の深さでの典型的なドーパント分布を示すグラフであり、図２ａに対応している。初期の半導体デバイス１００の表面近傍におけるレトログレード分布は、熱処理の際にドーパント原子が上方に拡散する（up-diffusion）ため、参照符号２００に示すようにほぼ一様な分布に変わり得る。
図１ｂは、製造が進んだ段階の半導体デバイス１００を概略的に示す図である。
図１ｂにおいて、半導体デバイス１００は、Ｐウェル構造１１０内に、ｎ型ドーパントが高濃度でドープされているソース領域およびドレイン領域１３１と、低濃度でドープされている拡張部１３２とを有する。同様に、Ｎウェル構造１２０には、ｐ型ドーパントが高濃度でドープされているソース領域およびドレイン領域１４１と、低濃度でドープされている拡張部１４２とが設けられる。
半導体デバイス１００の全表面にゲート酸化層などのゲート絶縁層１３５が形成されており、ゲート電極１３４とチャネル領域１３６、ゲート電極１４４とチャネル領域１４６とがそれぞれ分離されている。
ゲート電極１３４の側壁にはスペーサ部材１３３が設けられると共に、ゲート電極１４４の側壁にもそれぞれスペーサ部材１４３が設けられる。
このように、半導体デバイス１００は、Ｎチャネルトランジスタ１３０とＰチャネルトランジスタ１４０とを有している。
Ｎチャネルトランジスタ１３０とＰチャネルトランジスタ１４０を形成するための代表的なプロセスは以下のとおりである。
熱処理の後、ゲート絶縁層１３５を形成する。このとき、ゲート絶縁層は化学蒸着法（ＣＶＤ）によってたい積することができる。または、酸化物層を使用する場合には急速熱炉処理（rapid thermal furnace process）または従来の炉酸化プロセスを使用してもよい。
一般にゲート絶縁層１３５の形成には高温が使用されるため、このプロセスにより、Ｐウェル構造１１０およびＮウェル構造１２０中のドーパントの拡散が一層進む。
次に、ポリシリコンをたい積し、高度なフォトリソグラフィ技術によってパターニングして、ゲート電極１３４，１４４を形成する。
第１のインプラントにより拡張部１３２，１４２を形成し、その後スペーサ部材１３３，１４３を形成する。
その後の注入プロセスにおいてソース領域およびドレイン領域１３１，１４１を形成し、その際、スペーサ部材１３３，１４３はインプラントマスクとして機能する。
領域１３１，１３２，１４１，１４２内のドーパントを活性化すると共に、上記の注入工程によって生じた結晶の損傷を回復させるためにさらに熱処理が必要であるため、図２ａに示すような初期のドーパント濃度はさらに大きく変化し、この結果、熱処理を複数回実施した後の実際のドーパント濃度は、図２ｂのグラフに示すような状態となる。
このように、特にキャリア移動度の向上が求められているチャネル領域１３６，１４６において、レトログレードなドーパント分布を形成または維持することは非常に困難である。
従来のプロセスフローによって生ずる、電界効果トランジスタのチャネル領域中にレトログレードなドーパント分布を形成または維持する際の困難性に鑑みて、レトログレードなドーパント分布を有する半導体デバイスを形成するための改良された方法が強く所望されている。
本発明は一般に、レトログレードなドーパント分布を有する半導体デバイスを形成する方法に関する。この方法では、半導体領域へのイオン注入によってウェル構造を形成した後、基本的に単結晶のチャネル層を形成する。
イオン注入とその後の熱処理とを実施した後、形成しようとしている半導体デバイスのチャネル領域を実質的に含むチャネル層を形成するため、ウェル構造からチャネル層へのドーパント原子の拡散が大幅に低減する。
このチャネル層はドープされていないか、または僅かにドープされているだけであるため、チャネル層の基本的にレトログレードなドーパント分布を後の全プロセス工程で維持することができる。このため、ゲート絶縁層と下のチャネル層との界面でのドーパント濃度が低く、キャリア移動度の向上およびゲート絶縁層の品質向上の面で素子特性が確実に改善される。
本発明の実施形態の一例によれば、電界効果トランジスタのチャネル領域にレトログレードなドーパント分布を形成する方法は、基板にウェル構造を形成するステップと、このウェル構造にチャネル層をエピタキシャル成長させるステップと、を有する。
さらに、チャネル層の上にゲート絶縁層を形成し、さらにゲート電極を形成する。
さらに、この方法は、ドレイン領域およびソース領域をウェル構造に形成するステップを有し、チャネル領域はドレイン領域とソース領域との間に存在する。
本発明の別の実施形態においては、基板上に形成された半導体領域にレトログレードなドーパント分布を選択的に形成する方法は、半導体領域の第１部分に第１ウェル構造を形成するステップと、前記半導体領域の第２部分に第２ウェル構造を形成するステップと、を有する。さらに、第２ウェル構造にマスク層を形成し、第１ウェル構造にチャネル層を選択的にエピタキシャル成長させる。このとき、マスク層は第２ウェル構造上にチャネル層が成長するのを防止する。
本発明の別の実施形態によると、半導体デバイスは、基板に形成されたウェル構造と、ウェル構造上に形成された拡散バリア層と、を有するトランジスタ素子を備える。さらに、拡散バリア層上にチャネル層が形成されており、チャネル層上にゲート絶縁層が形成されている。トランジスタ素子は、ゲート絶縁層上に形成されたゲート電極と、ソース領域およびドレイン領域とを有し、ソース領域およびドレイン領域はチャネル領域によって分離されている。チャネル層内のチャネル領域のドーパント濃度は、ゲート絶縁層から拡散バリア層に向かって高くなっている。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を指している。
本発明は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この詳細な説明は、本発明を特定の実施形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
本発明の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達するために、実装に固有の判断が数多く必要とされ、この判断は実装によって変わるということが理解される。さらに、この種の開発作業は複雑かつ時間がかかるものであるが、本開示による利益を受ける当業者にとって日常的な作業であるということが理解されよう。
図３，４を参照して、本発明の実施形態の一例について記載する。
ＰチャネルＭＯＳＦＥＴと、ＮチャネルＭＯＳＦＥＴとを備えた対となる相補型ＭＯＳトランジスタは最新の集積回路において多用される半導体デバイスであるため、「背景技術」と同様にこれらの実施形態においても、半導体デバイスとして対となる相補型ＭＯＳトランジスタを用いて説明する。
通常、ＰチャネルＭＯＳトランジスタのＰチャネルでは正孔の移動度は極めて低いため、ＰチャネルＭＯＳトランジスタはＮチャネルＭＯＳトランジスタより性能が劣る。
このため、図３ａないし３ｅに示す実施形態の一例は、本発明をＰチャネルＭＯＳトランジスタに利用する場合について説明する。このため、本発明によって、ＮチャネルＭＯＳトランジスタよりも性能の劣るＰチャネルＭＯＳトランジスタの性能を少なくとも部分的に補償することが可能となり得る。
ＮチャネルトランジスタとＰチャネルトランジスタの電気的特性の対称性が非常に高くなるようにすべく、ＮチャネルＭＯＳトランジスタの性能は実質的に変化されない。
しかし、本発明がＮチャネルトランジスタにも適用できること、またはＮチャネルトランジスタとＰチャネルトランジスタの両方に適用できることが理解されるべきである。
図３ａは、半導体基板３０１にＰウェル構造３１０とＮウェル構造３２０とが形成されている半導体デバイス３００を概略的に示す断面図である。
なお、基板３０１は、内部にＰウェル構造３１０およびＮウェル構造３２０を有する半導体領域を形成できる基板であれば、どのような適切な基板であってもよいという点に留意すべきである。
このため、半導体基板３０１は、基板上または基板中に適切な半導体領域を形成して、相当するウェル構造３１０，３２０を形成できる任意の基板、例えばサファイヤ、ガラスなどの絶縁材料を含む基板を含む。
さらに半導体デバイス３００は、二酸化シリコンなどの絶縁材料を含むシャロー・トレンチ分離領域３０２を有しており、Ｐウェル構造３１０とＮウェル構造３２０とが分離されている。
Ｐウェル構造３１０とＮウェル構造３２０とは、いずれも各ウェル構造内にそれぞれのドーパントを含み、例えば図２ａに示すような（図面において）垂直方向に典型的なドーパント濃度を示す。
例えば、所望の導電率を得るために、Ｐウェル構造３１０はホウ素原子を含んでいてもよく、Ｎウェル構造３２０はリンおよび（または）ヒ素原子を含んでいてもよい。
さらに、Ｐウェル構造３１０の上部にはマスク層３６０が形成されており、このマスク層は、二酸化シリコン、窒化シリコン、およびシリコン反応窒化物（silicon-reacted nitride）などの絶縁材料を含み得る。
このマスク層３６０の材料は、半導体材料と、シャロー・トレンチ分離領域３０２の絶縁材料とに対して良好なエッチング選択性を有するものである必要がある。
例えば、シリコンがＰウェル構造３１０およびＮウェル構造３２０の半導体材料であり、二酸化シリコンがシャロー・トレンチ分離領域に使用されている場合には、後続のエッチングプロセスにおいて充分かつ適切な選択性を有するのは窒化シリコンおよびシリコン反応窒化物となる。
ある実施形態においては、マスク層３６０が二酸化シリコンを主成分とする場合、後続のエッチングプロセスの終了ポイントを定義するため、図３ａに示すように、例えば窒化シリコンから形成されるエッチング停止層３６１をマスク層３６０の下に形成する。
図３ａに示すような半導体デバイス３００を形成するための代表的なプロセスフローは次の工程を含み得る。
シャロー・トレンチ分離領域３０２を形成した後、イオン注入によってＰウェル構造３１０とＮウェル構造３２０とを形成する。このとき、図１ａを参照して記載したように、複数の注入工程が実施され得る。
ある実施形態の１つにおいては、Ｎウェル構造３２０は、第１の注入工程において、注入エネルギー４００から８００ｋｅＶ（キロ電子ボルト）、薬量２×１０１３から２×１０１４の粒子／平方センチメートルでリンイオンを注入して形成する。
第２の注入工程において、注入エネルギー１５０から２５０ｋｅＶ、薬量２×１０１２から５×１０１３の粒子／平方センチメートルでリンイオンをＮウェル構造３２０に注入し、その後、さらに、注入エネルギー５０から１００ｋｅＶ、薬量２×１０１２から５×１０１３粒子／平方センチメートルでリンを注入する。
最後に、Ｎウェル領域３２０に形成するトランジスタ素子のしきい値電圧を粗調整するために、注入エネルギー３０から７０ｋｅＶ、薬量１×１０１２から１×１０１３のヒ素イオン注入工程、または注入エネルギー２０から５０ｋｅＶ、薬量１×１０１２から１×１０１３のリンイオン注入工程が実行されてもよい。
ある実施形態においては、最後のしきい値注入工程は、製造工程のこの段階では省略してもよく、後述するように後の段階で実行してもよい。
次に、Ｐウェル構造３１０およびＮウェル構造３２０内のドーパント原子を活性化させると共に、注入工程中に受けた格子損傷を回復させるために、急速熱アニーリングプロセスなどの熱処理を実行してもよい。
次に、マスク層３６０と、必要に応じてエッチング停止層３６１とをたい積し、従来のフォトリトグラフィ技術によってこれらをパターニングする。
図３ｂに、Ｎウェル構造３２０に、チャネル層３５０がエピタキシャル成長されている半導体デバイス３００を示す。
チャネル層３５０は、半導体デバイス３００の完成後に所望のレトログレードなドーパント分布が得られるように、シリコンなどのドープされていない半導体材料またはドーパント濃度が非常に低い半導体材料を含む。
さらに、所望のドーパント分布を得るためにチャネル層３５０の膜厚を調整し得る。
ある実施形態の一例においては、チャネル層３５０の膜厚の範囲は、約１０ナノメートルから１００ナノメートル（ｎｍ）であり得る。
また、ある実施形態によれば、図３ｂに示すように、チャネル層３５０とウェル構造３２０との間に拡散バリア層３５１が設けられる。
拡散バリア層３５１も、エピタキシャル成長によって形成した層であり、その材料組成（material composition）は、下層の半導体の格子と格子構造が基本的に整合し、Ｎウェル構造３２０へのドーパント原子の拡散運動を低減させるように選択される。
ある実施形態においては、拡散バリア層３５１は、シリコンとゲルマニウムを主成分とし、ヒ素原子およびリン原子に対する所望の拡散バリア特性が得られるように、シリコンとゲルマニウムの割合が変更される。
通常は、ゲルマニウムの量は１から３０％原子、すなわちシリコンの格子内にゲルマニウム原子が１から３０％含まれていれば、上部のチャネル層へのその後の熱処理におけるヒ素原子およびリン原子の拡散を充分阻止できる。
チャネル層３５０と、必要な場合に拡散バリア層３５１とを形成する際には、チャネル層３５０および拡散バリア層３５１の結晶成長がＮウェル構造３２０の表面のみで起こるように、雰囲気圧（ambient pressure）等のプロセスパラメータが選択され得る。
これにより、マスク層３６０とシャロー・トレンチ分離領域３０２には、層３５０，３５１のほぼ水平方向への成長によって生じたわずかな重なり部分を除き、チャネル層３５０と拡散バリア層３５１とがほとんど形成されなくなる。
さらに、拡散バリア層３５１を有する実施形態においては、この層３５１の膜厚は、約２から２０ナノメートルの範囲に制御され得る。このため、拡散バリア層３５１とその上層および下層の半導体格子との格子定数のわずかな不整合によって生ずる格子欠陥を増大させることなく、所望の拡散防止特性が提供される。
図３ｃは、本発明のある実施形態の一例を示しており、本図において、Ｎウェル構造３２０に凹部を設けてから、チャネル層３５０と拡散バリア層３５１とが形成されている。
Ｎウェル構造の凹部は、シャロー・トレンチ分離領域の形成に使用した技術と同様の既存のエッチング技術を使用して設けることができる。
ある実施形態では、図３ａの例とほぼ同じ注入パラメータを使用できるように、Ｎウェル構造３２０に凹部を形成したのちにＮウェル構造３２０にドーパントを注入してもよい。
別の実施形態では、ドーパントを注入して半導体デバイス３００を熱処理した後、Ｎウェル構造３２０に凹部を設ける。この場合、Ｎウェル構造に凹部を設けた後、Ｎウェル構造３２０の指定した深さのドーパント濃度が所望の値となるように注入パラメータを変更されている。
すなわち、各注入工程のドーパント濃度のピークがＮウェル構造３２０のより深い位置にくるように注入パラメータを変更することで、Ｎウェル構造３２０に凹部を設けたことを補償する。
これは、深さ約１０から１００ｎｍの凹部の場合に、注入エネルギーを約２５から３００％増加させることで達成できる。
Ｎウェル構造３２０に凹部を形成したら、図３ｂに記載したように、拡散バリア層３５１（必要な場合）とチャネル層３５０とを成長させることができる。
Ｎウェル構造３２０に凹部を形成してからエピタキシャル成長層３５０，３５１を形成すれば、表面がほぼ均一となり、これにより半導体デバイス３００の処理能力を一層向上できる。
図３ｄに、チャネル層３５０とＰウェル構造３１０上にゲート絶縁層３３５が形成された状態の半導体デバイス３００を示す。
ゲート絶縁層３３５は、二酸化シリコンなど半導体の酸化化合物から形成することができ、これを形成する前に、マスク層３６０とエッチング停止層３６１（存在する場合）とを選択的エッチングプロセスによって除去する。
一実施形態によれば、Ｎウェル構造３２０に形成しようとしているＰＭＯＳトランジスタのしきい値電圧を調整すべく、このゲート絶縁層３３５を形成する前に、さらに別の注入プロセスを実行してもよい。
化学気相成長プロセスまたは急熱酸化プロセスによって後にゲート絶縁層３３５を形成する場合に、ＰＭＯＳトランジスタのしきい値電圧を十分な値に調整するためのこの追加の注入工程を使用することが好ましいことがある。この化学気相成長プロセスまたは急熱酸化プロセスでは、従来の炉処理よりも温度が低いか、プロセス時間が短いか、またはこの両方のため、ドーパント原子の上方拡散がほとんど発生しない。ゲート絶縁層３３５の形成プロセスの際の上方拡散が非常に少ない結果、所望のしきい値電圧を得るために必要なドーパント濃度が得られない。
従って、追加の注入プロセスを実行して、チャネル層３５０のドーパント濃度を、所望のしきい値電圧を得るべく適した濃度にする。
拡散バリア層３５１を有する実施形態では、従来の炉処理を使用してゲート絶縁層３３５を形成する場合であっても、ドーパントの上方拡散がほとんど発生しない。
このため、参照符号３７０に示すように、追加の注入プロセスによってチャネル層３５０内にドーパント原子を入れることによってしきい値電圧を調整することができる。
上述したように、Ｎウェル構造３２０の形成時にしきい値電圧注入工程が実行される場合もされない場合もあり、このため、Ｎウェル構造３２０内のドーパント濃度に応じてしきい値注入部３７０が調整され得る。
すなわち、しきい値電圧注入プロセスを初期に実行している場合には、ドーパント原子３７０を導入するためのしきい値注入プロセスでのドーパントの薬量を下げる。これに対し、しきい値電圧注入プロセスを初期に実行していない場合は、ドーパントの薬量を上げる。
したがって、Ｎウェル３２０の初期のドーパント濃度、拡散バリア層３５１の有無、その拡散防止特性（すなわち材料組成および膜厚）、およびチャネル層３５０の特性（すなわち最初のドーピング量（initial degree of doping）および膜厚）を考慮して、しきい値電圧を調整することができる。
本発明のある実施形態の一例においては、ゲート絶縁層３３５は２段階の工程で形成され得る。この第１の工程では、好ましくは窒化シリコンから形成されるマスク層３６０を除去せずにゲート絶縁層３３５を形成して、チャネル層３５０にゲート絶縁層３３５の第１部分（図示せず）を形成する。
次に、第２の工程において、マスク層３６０を除去した後でゲート絶縁層３３５の第２部分を形成する。この結果、Ｐウェル構造３１０に形成されたゲート絶縁層３３５は、チャネル層３５０に形成されたゲート絶縁層３３５と比べ膜厚が薄くなる。
図３ｅにおいて、Ｎウェル構造３２０のゲート絶縁層３３５の第１膜厚３８０は、Ｐウェル構造３１０に形成されたゲート絶縁層３３５の第２膜厚３９０よりも厚い。
この実施形態は、２種類のトランジスタ素子が同じチップ面に存在する場合に特に有利である。
例えば、前述したように、チャネル長の短い高速の電界効果トランジスタでは、薄いゲート絶縁層３３５が不可欠である。このため、このようなトランジスタ素子をマスク層３６０で覆って第２膜厚３９０のゲート絶縁層を設け、これにより高速スイッチング時間および高電流容量の点で所望の高性能が保証される。
これに対し、第１膜厚３８０のゲート絶縁層３３５を有するトランジスタ素子は、ＲＡＭ／ＲＯＭ領域の場合のように、リーク電流を極力減らす必要のあるトランジスタ素子であり得る。この場合、リーク電流を最小限に抑えるため、好ましくはチャネル長を長くすると共にゲート酸化物の膜厚を厚くする。
これにより、チャネル層３５０のドーパント濃度が低いことによりゲート絶縁層の品質が向上すると共に、キャリア移動度が上昇し、対応するトランジスタ素子のＤＣ特性が大幅に向上する。
このように、Ｐチャネルトランジスタ、Ｎチャネルトランジスタのいずれであっても、低リークのトランジスタ素子は、チャネル層３５０のドーパント分布がレトログレードではない従来のトランジスタ素子と比べてデバイス性能が向上している。同時に、プロセスを複雑にすることなく、薄いゲート絶縁層を必要とする高速トランジスタ素子が提供され得る。
図３ｆは、完成後のＮチャネルトランジスタ３３０と完成後のＰチャネルトランジスタ３４０とを有する半導体デバイス３００を示す概略図である。
このＮチャネルトランジスタ３３０は、Ｐウェル構造３１０内に、ｎ型ドーパントが高濃度でドープされているソース領域およびドレイン領域３３１と、低濃度でドープされている拡張部３３２とを有する。
さらに、Ｐウェル構造３１０上にはゲート電極３３４が設けられており、ゲート絶縁層３３５によってＰウェル構造３１０と分離されている。
ゲート電極３３４の側壁にはスペーサ部材３３３が設けられている。
Ｐチャネルトランジスタ３４０は、Ｎウェル構造３２０内に、ｐ型ドーパントが高濃度でドープされているソース領域およびドレイン領域３４１と、低濃度でドープされている拡張部３４２とを有する。
このチャネル層３５０上にはゲート電極３４４が設けられており、ゲート絶縁層３３５によってチャネル層３５０と分離されている。
ゲート電極３４４の側壁にスペーサ部材３４３が設けられている。
図３ｆに図示すように、半導体デバイス３００を形成するためのプロセスフローは、図１ａから１Ｃを参照して上記した工程と類似した工程を含み得る。このため、詳細な説明は省略する。
図３ａから３ｆを参照して記載した実施形態の一例によれば、Ｎチャネルトランジスタ３３０は、ゲート絶縁層３３５の下であって拡張部３３２間に、図２ｂのドーパント分布と同じドーパント分布を示すチャネル領域３３６を有する。
すなわち、このチャネル領域３３６は、基本的にレトログレードなドーパント分布を呈しない。
これに対し、チャネル層３５０内のチャネル領域３４６は、図４に示すようなドーパント濃度を示し得る。
図４において、「深さ」と示される縦軸は、チャネル層３５０を含むＮウェル構造３２０の深さを示す。
「濃度」と示される横軸は、Ｎウェル構造３２０、チャネル層３５０、および拡散バリア層３５１（存在する場合）内のドーパント原子の濃度を示す。
層３５１，３５０の膜厚は、縦軸の左側に括弧で示している。
曲線４００は、Ｎウェル構造３２０のドーパント濃度を示し、これは従来の方法によって製造されたデバイスに見られるような、典型的な「不鮮明に広がった（smeared out）」分布を示す。
拡散バリア層３５１およびチャネル層３５０内では、曲線４０２に示すように、ドーパント濃度がゲート絶縁層３３５に向かって大きく低下している。
チャネル層３５０の最上部のドーパント濃度は、前述したように、拡散バリア層３５１の膜厚、チャネル層３５０の最初のドーピング量（initial degree of doping）を調整するか、拡散バリア層３５１を設けてその組成および膜厚を調整するか、しきい値電圧を調整するための追加の注入プロセスを実施しそのプロセスを制御することによって調整できる。
したがって、濃度曲線４０２の傾きと、ゲート絶縁層３３５との界面での最小濃度とは、上記のパラメータの１つ以上を制御することによって設計要件に合わせて調整することができる。
曲線４０１は、別例によるチャネル層３５０内のドーパント濃度を示す。
このように、本発明によって、電界効果トランジスタ素子のチャネル領域にレトログレードなドーパント分布を提供でき、このドーパント分布は、電界効果トランジスタ素子の性能要件に合わせて調整することができる。
以上の実施形態においてはシリコンベースの半導体素子について記載したが、本発明の原理は、例えばゲルマニウムや、他の任意のＩＩＩ−Ｖ族半導体またはＩＩ−ＶＩ族半導体を有する他の半導体デバイスにも適用することができる。
上記に記載した特定の実施形態は単なる一例であり、本発明は、本開示の教示から利益を得る当業者にとって自明の、同等の方式によって変更および実施されてもよい。例えば、上記したプロセス工程を順序を変えて実施してもよい。さらに、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることはない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、この種の変形例の全てが本発明の範囲および趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
従来技術による代表的な半導体デバイスの製造の諸段階を示す概略的な断面図。 従来技術による代表的な半導体デバイスの製造の諸段階を示す概略的な断面図。 注入プロセスを実施した後の図１ａ，１ｂの半導体デバイスのウェル構造内の垂直方向のドーパント濃度を示す概略図。 熱処理工程を複数回実施した後の図１ａ，１ｂの半導体デバイスのウェル構造内の垂直方向のドーパント濃度を示す概略図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 本発明の実施形態の一例における半導体デバイスの製造の諸段階を示す概略的な断面図。 レトログレードなドーパント分布を示すチャネル領域を有するウェル構造内の垂直方向のドーパント濃度を概略的に示すグラフ。

Claims (15)

  1. 基板上に形成された半導体領域の第１部分に第１ウェル構造（３２０）を形成するステップと、
    前記半導体領域の第２部分に第２ウェル構造（３１０）を形成するステップと、
    前記第２ウェル構造（３１０）にマスク層（３６０）を形成するステップと、
    前記第１ウェル構造（３２０）上にチャネル層（３５０）を選択的にエピタキシャル成長させ、これによって前記チャネル層（３５０）中のドーパント濃度が前記第１ウェル構造（３２０）中のドーパント濃度よりも低くなるようにするステップと、
    前記チャネル層（３５０）上にゲート絶縁層（３３５）とゲート電極（３４４）とを形成するステップと、
    前記第１ウェル構造（３２０）にドレイン領域（３４１）とソース領域（３４１）とを、前記チャネル領域がこれらの領域の間に存在するように形成するステップと、
    前記チャネル領域にレトログレードなドーパントプロファイルを形成し、これによって前記チャネル層の伝導度が前記第１ウェル構造（３２０）の伝導度と同じ伝導型となるようにするように、前記ドーパント濃度が前記ゲート絶縁層（３３５）から前記第１ウェル構造（３２０）に向かって増加するように前記チャネル層（３５０）中の前記ドーパント濃度を調整するステップと、を含み、
    前記マスク層（３６０）は、前記チャネル層（３５０）の前記第２ウェル構造（３１０）上への成長を阻止する、
    電界効果トランジスタのチャネル領域にレトログレードなドーパント分布を選択的に形成する方法。
  2. 前記チャネル層（３５０）を成長させる前に拡散バリア層（３５１）をエピタキシャル成長させるステップをさらに有し、
    前記第一ウェル構造（３２０）内に存在するドーパントが前記拡散バリア層（３５１）を通じて拡散することが低減される、請求項１記載の方法。
  3. 前記ウェル構造（３１０）、（３２０）を形成するステップは、
    基板（３０１）にドーパントイオンを注入するステップと、
    前記ドーパントの原子を活性化させると共に格子損傷を回復させるように、前記基板（３０１）を熱処理するステップと、を含む、請求項１記載の方法。
  4. 前記チャネル層（３５０）の膜厚および注入パラメータのうちの少なくとも１つを制御して、前記チャネル層（３５０）における前記レトログレードなドーパント分布を制御するステップをさらに含む、請求項３記載の方法。
  5. 前記ウェル構造（３１０）、（３２０）にドーパントを導入するための注入パラメータ、前記チャネル層（３５０）の膜厚および前記拡散バリア層（３５１）の膜厚のうちの少なくとも１つを制御するステップをさらに含む、請求項２記載の方法。
  6. 前記ゲート絶縁層（３３５）を形成する前に、前記チャネル層（３５０）にイオンを注入して前記電界効果トランジスタのしきい値電圧を調整するステップをさらに含む、請求項１記載の方法。
  7. 前記拡散バリア層（３５１）をエピタキシャル成長させるステップは、
    前記拡散バリア層（３５１）の拡散防止特性を調整するために、前記拡散バリア層（３５１）の材料組成を制御するステップと、
    前記拡散バリア層（３５１）の膜厚を制御するステップと、を含む、請求項２記載の方法。
  8. 前記チャネル層（３５０）のエピタキシャル成長中に、前記チャネル層（３５０）のドーパント濃度が制御される、請求項１記載の方法。
  9. 前記チャネル層（３５０）を成長させる前に拡散バリア層（３５１）を選択的にエピタキシャル成長させるステップをさらに含む、
    請求項１記載の方法。
  10. 前記第１ウェル構造（３２０）を形成させる際の注入パラメータおよび前記チャネル層（３５０）の膜厚のうちの少なくとも１つを制御することによって、前記レトログレードなドーパント分布を制御するステップをさらに含む、請求項１記載の方法。
  11. 前記第１ウェル構造（３２０）を形成させる際の注入パラメータ、前記チャネル層（３５０）の膜厚および前記拡散バリア層（３５１）の膜厚のうちの少なくとも１つを制御するステップをさらに含む、請求項９記載の方法。
  12. 前記チャネル層（３５０）を成長させる前に前記半導体領域の前記第１部分に凹部を形成するステップをさらに含む、請求項１記載の方法。
  13. 前記拡散バリア層（３５１）がシリコンゲルマニウムを含む、
    請求項２または９記載の方法。
  14. 第１トランジスタ素子および第２トランジスタ素子を有する半導体デバイスであって、
    前記第１トランジスタ素子は、基板上に形成された半導体領域の第１部分に形成された第１ウェル構造（３２０）を含み、
    前記第２トランジスタ素子は、前記半導体領域の第２部分に形成された第２ウェル構造（３１０）を含み、
    前記第１トランジスタ素子は、
    前記第１ウェル構造（３２０）上に選択的なエピタキシャル成長により形成された拡散バリア層（３５１）と、
    前記第２ウェル構造（３１０）にマスク層（３６０）を形成した後に前記拡散バリア層（３５１）上に選択的なエピタキシャル成長により形成されて、前記マスク層（３６０）によって前記第２ウェル構造（３１０）上への成長が阻止されたチャネル層（３５０）と、
    前記チャネル層（３５０）上に形成されたゲート絶縁層（３３５）と、
    前記ゲート絶縁層（３３５）上に形成されたゲート電極（３４４）と、
    前記第１ウェル構造（３２０）に形成され、チャネル領域によって分離されるソース領域（３４１）およびドレイン領域（３４０）と、を含み、
    前記チャネル領域中のドーパント濃度は前記ゲート絶縁層（３３５）から前記拡散バリア層（３５１）に向かって増加し、
    前記マスク層（３６０）は、前記チャネル層（３５０）の前記第２ウェル構造（３１０）上への成長を阻止する、
    半導体デバイス。
  15. 前記拡散バリア層（３５１）がシリコンゲルマニウムを含む、
    請求項１４記載の半導体デバイス。
JP2003581268A 2002-03-28 2002-12-20 チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 Expired - Fee Related JP4597531B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10214066A DE10214066B4 (de) 2002-03-28 2002-03-28 Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
US10/282,980 US6881641B2 (en) 2002-03-28 2002-10-29 Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
PCT/US2002/041312 WO2003083951A1 (en) 2002-03-28 2002-12-20 Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same

Publications (2)

Publication Number Publication Date
JP2005522038A JP2005522038A (ja) 2005-07-21
JP4597531B2 true JP4597531B2 (ja) 2010-12-15

Family

ID=28676032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003581268A Expired - Fee Related JP4597531B2 (ja) 2002-03-28 2002-12-20 チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法

Country Status (6)

Country Link
US (1) US7297994B2 (ja)
EP (1) EP1488461A1 (ja)
JP (1) JP4597531B2 (ja)
CN (1) CN100399576C (ja)
AU (1) AU2002357376A1 (ja)
WO (1) WO2003083951A1 (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809327B1 (ko) 2006-08-10 2008-03-05 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2008153621A (ja) * 2006-11-22 2008-07-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5173582B2 (ja) 2008-05-19 2013-04-03 株式会社東芝 半導体装置
DE102008063402B4 (de) * 2008-12-31 2013-10-17 Advanced Micro Devices, Inc. Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
EP2483916B1 (en) * 2009-09-30 2019-06-12 Mie Fujitsu Semiconductor Limited Electronic devices and systems, and methods for making and using the same
KR101746887B1 (ko) * 2009-11-17 2017-06-27 엠아이이 후지쯔 세미컨덕터 리미티드 전자 장치 및 시스템과, 그 제조 및 사용 방법
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) * 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
CN102412185B (zh) * 2010-09-26 2013-07-24 上海华虹Nec电子有限公司 降低射频ldmos器件中源端接触柱电阻的方法
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
JP5772068B2 (ja) * 2011-03-04 2015-09-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
WO2014071049A2 (en) 2012-10-31 2014-05-08 Suvolta, Inc. Dram-type device with low variation transistor peripheral circuits, and related methods
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US10103064B2 (en) 2014-05-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor structure including epitaxial channel layers and raised source/drain regions
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN106611789B (zh) * 2015-10-26 2019-07-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102465356B1 (ko) 2018-02-09 2022-11-10 삼성전자주식회사 반도체 소자
KR102639769B1 (ko) * 2018-11-22 2024-02-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
JPH04179160A (ja) * 1990-11-09 1992-06-25 Hitachi Ltd 半導体装置
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US5565377A (en) * 1994-10-27 1996-10-15 Regents Of The University Of California Process for forming retrograde profiles in silicon
JPH08293557A (ja) * 1995-04-25 1996-11-05 Hitachi Ltd 半導体装置及びその製造方法
DE19533204A1 (de) * 1995-09-08 1997-03-13 Daimler Benz Ag Monolithisch integrierte Anordnung von PIN-Diode und Feldeffekttransistor und Verfahren zu deren Herstellung
DE69609313T2 (de) * 1995-12-15 2001-02-01 Koninkl Philips Electronics Nv Halbleiterfeldeffektanordnung mit einer sige schicht
DE59707274D1 (de) 1996-09-27 2002-06-20 Infineon Technologies Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6180978B1 (en) 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
US6127232A (en) 1997-12-30 2000-10-03 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions
JP2000031481A (ja) * 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
US6160300A (en) * 1999-01-26 2000-12-12 Advanced Micro Devices, Inc. Multi-layer gate conductor having a diffusion barrier in the bottom layer
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6503783B1 (en) * 2000-08-31 2003-01-07 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells

Also Published As

Publication number Publication date
AU2002357376A1 (en) 2003-10-13
US20050151202A1 (en) 2005-07-14
CN100399576C (zh) 2008-07-02
EP1488461A1 (en) 2004-12-22
US7297994B2 (en) 2007-11-20
WO2003083951A1 (en) 2003-10-09
CN1623234A (zh) 2005-06-01
JP2005522038A (ja) 2005-07-21

Similar Documents

Publication Publication Date Title
JP4597531B2 (ja) チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法
KR100954874B1 (ko) 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법
US5766969A (en) Multiple spacer formation/removal technique for forming a graded junction
US7064399B2 (en) Advanced CMOS using super steep retrograde wells
JP5437112B2 (ja) 金属酸化物半導体デバイスのゲート電極を形成する方法及び金属酸化物半導体デバイスを形成する方法
US8093634B2 (en) In situ formed drain and source regions in a silicon/germanium containing transistor device
US6849516B2 (en) Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer
JP2006278974A (ja) 半導体装置及びその製造方法
JP4260905B2 (ja) 集積回路を製造するための方法
TW200307345A (en) Method for forming transistor of semiconductor device
JPH11168069A (ja) 半導体装置の製造方法
US8318571B2 (en) Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment
JP2009272423A (ja) 半導体装置及びその製造方法
JPH10200110A (ja) 半導体装置及びその製造方法
US6333244B1 (en) CMOS fabrication process with differential rapid thermal anneal scheme
EP1291905B1 (en) Method for fabricating semiconductor device
US20120161210A1 (en) Embedding Metal Silicide Contact Regions Reliably Into Highly Doped Drain and Source Regions by a Stop Implantation
US20050098818A1 (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
US6624476B1 (en) Semiconductor-on-insulator (SOI) substrate having selective dopant implant in insulator layer and method of fabricating
US20130244388A1 (en) Methods for fabricating integrated circuits with reduced electrical parameter variation
US6897114B2 (en) Methods of forming a transistor having a recessed gate electrode structure
US7479668B2 (en) Source/drain extension implant process for use with short time anneals
US20060099744A1 (en) System and method for improved dopant profiles in CMOS transistors
CN109659234B (zh) 具有减小的横向电场的晶体管元件
US9406567B1 (en) Method for fabricating multiple transistor devices on a substrate with varying threshold voltages

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100120

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100219

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100315

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100817

TRDD Decision of grant or rejection written
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100908

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100922

R150 Certificate of patent or registration of utility model

Ref document number: 4597531

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees