JP2006261227A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３と、ゲート電極１１１とは、共に、第１の絶縁膜パターン１０２を共通のマスクとして自己整合的に形成される。電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３の幅は、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ３にそれぞれ相当すると共に、ゲートオーバーラップ量に相当する。よって、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ２で画定されたゲートオーバーラップ量を有する電界緩和層を、ゲート電極１１１に自己整合的に形成する。
【選択図】 図１６

Description

本発明は、半導体装置の製造方法に関し、特に、ゲート電極にオーバーラップした低濃度拡散層からなる電界緩和層を有する高耐圧ＭＯＳトランジスタの製造方法に関する。
耐圧ＭＯＳトランジスタにおいては、一般的に、ドレイン電極に高電圧が印加される。このため、ゲート電極直下のドレイン電極側の低濃度拡散層で、電界集中が生じ、インパクトイオン化を引き起こし、高エネルギーを持った電子及び正孔が直上のゲート絶縁膜に注入・捕獲され、素子特性の経時変化を引き起こす。
そこで、ゲート電極の下端部での電界を緩和のため、ソース／ドレインを構成する高濃度拡散領域をゲート電極から離間させたオフセット構造が知られている。オフセット構造の従来例が、特許文献１に開示されている。ゲート電極の側壁に隣接してスペーサが設けられ、このスペーサの直下には低濃度拡散領域が設けられる。よって、高濃度拡散領域は、ほぼスペーサの距離だけゲート電極から離間即ちオフセットされる。ここで、電界緩和効果を大きくするには、オフセット量を大きくする。
ゲート電極の下端部での電界緩和のための他の構造として、電界緩和層として働く低濃度拡散層がゲート電極にオーバーラップした構造が知られている。特許文献２は、高耐圧ＭＯＳトランジスタの従来のゲートオーバーラップ構造を開示するものである。ドレイン領域の低濃度拡散層の一部が、ゲート電極とオーバーラップしている。ゲート絶縁膜上に形成したマスクを使用してイオン注入行程を行い、半導体基板上に低濃度拡散層を選択的に形成する。その後、ゲート絶縁膜上にポリシリコン層を形成し、更に、このポリシリコン層をパターニングすることで、低濃度拡散層と所定の距離だけオーバーラップするゲート電極を形成する。このため、低濃度拡散層がゲート電極の長さに依存せず形成することが可能となる。ここで、電界緩和効果を大きくするには、オーバーラップ量を大きくすることが効果的であるとしている。
特開平０９−２０５２０５号公報（段落番号００１３−００２０、第３図、第４図） 特開２００３−１００７７１号公報（段落番号００２５、第２図、第６図）
前述の従来のゲートオーバーラップ構造の形成方法は、電界緩和効果を大きくする視点で提案されたものであるため、実際には以下の問題が生じる。
第１の問題として、低濃度拡散層を形成した後にゲート電極を形成する必要がある。よって、公知のリソグラフィー技術において、低濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせずれが生じた場合、ゲートオーバーラップ量にばらつきが生じ、素子特性にばらつきを与える。
第２の問題として、低濃度拡散層を形成した後にゲート電極を形成する必要がある。よって、公知のリソグラフィー技術において、低濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせずれが生じた場合、ゲート電極に対し低濃度拡散層が非対称となり、素子の特性にばらつきを与える。
第３の問題として、低濃度拡散層を形成した後にゲート電極を形成する必要がある。よって、公知のリソグラフィー技術において、低濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせ余裕を考慮して、低濃度拡散層とゲート電極とのオーバーラップ寸法を決定する必要があった。即ち、本来必要とする低濃度拡散層とゲート電極とのオーバーラップ寸法に、パターニングの合わせ余裕を加えた寸法を設計値とする必要があった。このため、電流駆動能力の低下を招くと共に、素子の微細化が妨げられていた。
そこで、本発明の目的は、前述した問題のない高耐圧ＭＯＳトランジスタを提供することである。
更に、本発明の目的は、前述した問題のない高耐圧ＭＯＳトランジスタの製造方法を提供することである。
本発明は、第１の幅を有する第１の部分と、第２の幅を有する第１のスペースを介して前記第１の部分から離間すると共に第３の幅を有する第２の部分とを少なくとも含む第１の絶縁膜パターンを、半導体基板の上方に形成する行程と、少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中であって少なくとも前記第１のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第２の幅で画定される幅を有する第１の不純物拡散層を選択的に形成する行程と、前記第２の部分を除去する行程と、前記第１の部分の一端部により画定される第１端部を有すると共に前記第１の不純物拡散層と自己整合的にオーバーラップする有効部分を含むゲート電極を、前記半導体基板の上方に形成する行程とを含むことを特徴とする半導体装置の製造方法を提供する。
更に、本発明は、半導体基板の上方に設けられたゲート絶縁膜と、前記半導体基板の上方に設けられると共に、第１の幅を有する第１の部分を少なくとも含む第１の絶縁膜パターンと、前記ゲート絶縁膜上に設けられると共に前記第１の部分の一端部により画定される第１端部を有する、有効部分を含むゲート電極と、前記第１の部分及び前記第１端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第２の幅を有する第１の不純物拡散層とを含むことを特徴とする半導体装置を提供する。
本発明によれば、電界緩和層として働く第１及び第２の不純物拡散層の少なくとも一方は、ゲート電極とは、共に、第１の絶縁膜パターンを共通のマスクとして自己整合的に形成される。ここで、共通のマスクは、半導体基板の上方に形成される。このマスクは、第１の幅を有する第１の部分と、第２の幅を有する第１のスペースを介して前記第１の部分から離間すると共に第３の幅を有する第２の部分とを少なくとも含む第１の絶縁膜パターンからなる。そして、少なくともこの第１の絶縁膜パターンをマスクとして使用して、半導体基板中に不純物のイオン注入を行うことで、半導体基板中であって少なくとも第１のスペースの下方に、第１の絶縁膜パターンに対し自己整合し、且つ第２の幅で画定される幅を有する第１の不純物拡散層を選択的に形成する。その後、第２の部分を除去する。その後、第１の部分の一端部により画定される第１端部を有すると共に前記第１の不純物拡散層と自己整合的にオーバーラップする有効部分を含むゲート電極を、前記半導体基板の上方に形成する。
ここで、第１の絶縁膜パターンは、第４の幅を有する第２のスペースを介して前記第２の部分から離間すると共に第５の幅を有する第３の部分を更に含んでもよい。そして、前記不純物のイオン注入を行うことで、前記第１の不純物拡散層を形成すると同時に、前記第２のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第４の幅で画定される幅を有する第２の不純物拡散層を選択的に形成すると共に、前記第２の部分の下方に、前記第３の幅で画定されるチャネル長さを有するチャネル領域を画定する。
即ち、電界緩和層として働く第１及び第２の不純物拡散層の幅は、第１の絶縁膜パターンのスペースの幅にそれぞれ相当する。電界緩和層として働く第１及び第２の不純物拡散層の幅は、また、ゲートオーバーラップ量に相当する。よって、第１の絶縁膜パターンのスペースの幅で画定されたゲートオーバーラップ量を有する電界緩和層として働く第１及び第２の不純物拡散層を、ゲート電極に自己整合的に形成する。この自己整合ゲートオーバーラップ構造及びその形成方法は、以下の効果を奏する。
第１の不純物拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合せずれが生じないため、電界緩和層として働く第１の不純物拡散層とゲート電極とのオーバーラップ寸法の設計値からのずれが生じない。即ち、ゲートオーバーラップ量にばらつきが生じないため、素子特性にばらつきを与えることがない。
（１）第１実施形態
本実施形態によれば、ゲート電極に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。
（高耐圧ＭＯＳトランジスタの構造）
図２０は、本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板１０１の主面は、フィールド酸化膜１２１からなる素子分離領域と、該フィールド酸化膜１２１により画定される活性領域とを含む。Ｐ型単結晶シリコン基板１０１の活性領域には、チャネルを介し離間する第１のＮ−低濃度拡散層１０４−２、１０４−３と、該第１のＮ−低濃度拡散層１０４−２、１０４−３の外側に隣接する第２のＮ−低濃度拡散層１１３−１、１１３−２とが設けられる。第２のＮ−低濃度拡散層１１３−１、１１３−２の上部領域には、第１のＮ＋高濃度拡散層１０６−１、１０６−２が選択的に設けられる。第１のＮ＋高濃度拡散層１０６−１、１０６−２は、それぞれ、第２のＮ−低濃度拡散層１０４−２、１０４−３により、第１のＮ−低濃度拡散層１０４−２、１０４−３から離間される。
Ｐ型単結晶シリコン基板１０１の主面上には、ゲート酸化膜１０８が設けられる。即ち、ゲート酸化膜１０８は、Ｐ型単結晶シリコン基板１０１のチャネル領域上、第１のＮ−低濃度拡散層１０４−２、１０４−３上、及び第１のＮ＋高濃度拡散層１０６−１、１０６−２上に延在する。更に、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２−３が、第２のＮ−低濃度拡散層１１３−１、１１３−３上に残存している。図５及び図６に示されるシリコン酸化膜パターン１０２の第２の部分１０２―２は、図１１で示す製造工程で除去されるため、最終的に得られる高耐圧ＭＯＳトランジスタには存在しない。
ポリシリコン膜からなるゲート電極１１１がゲート酸化膜１０８上、及びシリコン酸化膜パターン１０２―１、１０２−３の内側半分の領域上に選択的に設けられる。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上に延在する無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２−３上に位置するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
層間絶縁膜１１４が、ポリシリコンゲート電極１１１上、シリコン酸化膜パターン１０２の第１の部分１０２―１の一部上、シリコン酸化膜パターン１０２の第３の部分１０２―３の一部上、ゲート酸化膜１０１上に、設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２が層間絶縁膜１１４のコンタクトホール内に設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、それぞれ、第１のＮ＋高濃度拡散層１０６−１、１０６−２とオーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２が層間絶縁膜１１２上に設けられる。ソース配線層１１６−１及びドレイン配線層１１６−２は、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介してソース側の第１のＮ＋高濃度拡散層１０６−１及びドレイン側の第１のＮ＋高濃度拡散層１０６−２と電気的に接続される。
第１のＮ−低濃度拡散層１０４―２、１０４−３の内側端部間の距離で画定されるチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定される。そして、チャネル領域の水平方向における位置は、シリコン酸化膜パターン１０２の第２の部分１０２―２の水平方向における位置に自己整合する。
ソース側の第１のＮ−低濃度拡散層１０４―２の水平方向における寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅、即ち、第１の部分１０２―１と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―２の水平方向における位置は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ１は、ソース側のゲートオーバーラップ量、即ち、ソース側の電界緩和層の寸法に相当する。よって、ソース側のゲートオーバーラップ量Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅で画定される。
ドレイン側の第１のＮ−低濃度拡散層１０４―３の水平方向における寸法Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅、即ち、第３の部分１０２―３と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―３の水平方向における位置は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ２は、ドレイン側のゲートオーバーラップ量、即ち、ドレイン側の電界緩和層の寸法に相当する。よって、ドレイン側のゲートオーバーラップ量Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅で画定される。
ソース側の第１のＮ＋高濃度拡散層１０６―１と、ゲート電極１１１の第１端部１１１−１との距離Ｌ３は、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅で画定される。
ドレイン側の第１のＮ＋高濃度拡散層１０６―２と、ゲート電極１１１の第２端部１１１−２との距離Ｌ４は、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅で画定される。
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２、加えて、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２並びにゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
更に、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、単一のシリコン酸化膜パターン１０２で全て画定される。よって、これらの距離Ｌ３及びＬ４についても、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
（高耐圧ＭＯＳトランジスタの製造方法）
図１乃至図２０は、本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である
図１に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１０１の素子分離領域に、フィールド酸化膜１２１を形成し、活性領域１０００をフィールド酸化膜１２１により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。
図２に示すように、Ｐ型単結晶シリコン基板１０１上及びフィールド酸化膜１２０上に、膜厚２５００Åのシリコン酸化膜１０２を既知の方法で形成する。使用し得る既知の方法の典型例は、熱酸化法及び各種のＣＶＤ法を含む。
図３に示すように、既知のリソグラフィー技術により、シリコン酸化膜１０２上に、レジストパターン１０３を形成する。このレジストパターン１０３は、第１の部分１０３―１と、第２の部分１０３―２と、第３の部分１０３―３とからなる。ここで、第１の部分１０３―１は幅Ｌ３を有し、第２の部分１０３―２は幅Ｌｃｈを有し、第３の部分１０３―３は幅Ｌ４を有し、第１の部分１０３―１と第２の部分１０３―２との間のスペースは、幅Ｌ１を有し、第２の部分１０３―２と第３の部分１０３―３との間のスペースは、幅Ｌ２を有する。ここで、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）としてもよい。或いは、寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）とし、更に寸法Ｌ３とＬ４とを同一値（Ｌ３＝Ｌ４）としてもよい。
図４に示すように、レジストパターン１０３をマスクとして使用してシリコン酸化膜１０２をエッチングすることで、シリコン酸化膜１０２を選択的に除去し、シリコン酸化膜パターン１０２を形成する。このシリコン酸化膜パターン１０２は、第１の部分１０２―１と、第２の部分１０２―２と、第３の部分１０２―３とからなる。ここで、第１の部分１０２―１は幅Ｌ３を有し、第２の部分１０２―２は幅Ｌｃｈを有し、第３の部分１０２―３は幅Ｌ４を有し、第１の部分１０２―１と第２の部分１０２―２との間のスペースは、幅Ｌ１を有し、第２の部分１０２―２と第３の部分１０２―３との間のスペースは、幅Ｌ２を有する。
図５に示すように、レジストパターン１０３を既知の方法により除去することで、Ｐ型単結晶シリコン基板１０１の主面上に、シリコン酸化膜パターン１０２を規定した。ここで、第２の部分１０２―２の幅で規定される寸法Ｌｃｈは、チャネル長さＬｃｈの設計値に相当する。第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅で規定される寸法Ｌ１は、ソース側のゲートオーバーラップ量Ｌ１、即ち、ソース側の電界緩和層の寸法Ｌ１に相当する。第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅で規定される寸法Ｌ２は、ドレイン側のゲートオーバーラップ量Ｌ２、即ち、ドレイン側の電界緩和層の寸法Ｌ２に相当する。シリコン酸化膜パターン１０２の第１の部分１０３―１の幅で規定される寸法Ｌ３は、ゲート電極の第１端部とソース側の第１の高濃度拡散層との距離Ｌ３に相当する。シリコン酸化膜パターン１０２の第３の部分１０２―３の幅で規定される寸法Ｌ４は、ゲート電極の第２端部とドレイン側の第１の高濃度拡散層との距離Ｌ４に相当する。
従って、寸法Ｌｃｈは、トランジスタの所望のチャネル長さＬｃｈに合わせればよい。また、寸法Ｌ１は、トランジスタの所望のソース側ゲートオーバーラップ量Ｌ１に合わせればよい。寸法Ｌ２は、トランジスタの所望のドレイン側ゲートオーバーラップ量Ｌ２に合わせればよい。寸法Ｌ３は、トランジスタのゲート電極の第１端部とソース側の第１の高濃度拡散層との距離Ｌ３に合わせればよい。寸法Ｌ４は、ゲート電極の第２端部とドレイン側の第１の高濃度拡散層との距離Ｌ４に合わせればよい。これら寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、リソグラフィーの解像度の限界を超えなければよい。使用し得るリソグラフィーの例として、フォトリソグラフィー、Ｘ線リソグラフィー、及び電子線リソグラフィーを挙げることができるが、求められる寸法即ち求められる解像限界に応じて使いわければよい。典型的には、ｉ線露光機を使用してもよい。この場合、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、０．２μｍ程度以上であればよい。一例として、寸法Ｌ１及びＬ２は、０．２μｍ程度乃至１μｍ程度、一方、寸法Ｌ３及びＬ４は、後のリソグラフィーとの合わせ余裕を考慮し、０．４μｍ程度あればよい。
図６に示すように、シリコン酸化膜パターン１０２をマスクとして使用して、加速エネルギー８０ｋｅＶ及びドーズ量３．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物であるリン（Ｐ）を、シリコン酸化膜パターン１０２を介し、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。この加速エネルギーでは、リンイオンは、シリコン酸化膜パターン１０２を貫通しない。ここで、用語「垂直方向」とは、基板面に対し垂直な方向、即ち、トランジスタのチャネル長さを規定する方向及びチャネル幅を規定する方向の双方を含む面に垂直な方向を意味する。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、シリコン酸化膜パターン１０２のスペースの下方に位置する領域に、第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４を選択的に形成する。第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４は、シリコン酸化膜パターン１０２に自己整合する。ここで、第１のＮ−低濃度拡散層１０４―２及び１０４―３が電界緩和層として働く。
電界緩和層として働く第１のＮ−低濃度拡散層１０４―２と第１のＮ−低濃度拡散層１０４―３との間で画定するチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定する。ソース側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―２の寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。ドレイン側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―３の寸法Ｌ２は、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２で画定する。尚、第１のＮ−低濃度拡散層１０４の幅及び不純物濃度は、耐圧仕様に応じて任意に設定することが可能である。
図７に示すように、既知のリソグラフィー技術により、シリコン酸化膜パターン１０２の第１の部分１０２―１の内側半分の領域上、第２の部分１０２―２上、及び第３の部分１０２―３の内側半分の領域上、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２上及びドレイン側の第１のＮ−低濃度拡散層１０４―３上に、レジストパターン１０５を形成する。ここで、レジストパターン１０５のソース側の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１の上に位置していればよく、一方、レジストパターン１０５のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の上に位置していればよい。このことは、レジストパターン１０５のソース側の端部が、シリコン酸化膜パターン１０２の第１の部分１０２―１の中央部上に位置するように、一方、レジストパターン１０５のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の中央部上に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ３及び寸法Ｌ４の半分である。
図８に示すように、レジストパターン１０５及びシリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２―３とをマスクとして使用し、加速エネルギー４０ｋｅＶ及びドーズ量４．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、垂直方向に、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。結果、ソース側の第１のＮ−低濃度拡散層１０４―１の上部領域にソース側の第１のＮ＋高濃度拡散層１０６―１が選択的に形成され、一方、ドレイン側の第１のＮ−低濃度拡散層１０４―４の上部領域にドレイン側の第１のＮ＋高濃度拡散層１０６―２が形成される。ソース側の第１のＮ＋高濃度拡散層１０６―１は、シリコン酸化膜パターン１０２の第１の部分１０２―１の端部に自己整合的に形成される。ドレイン側の第１のＮ＋高濃度拡散層１０６―２は、シリコン酸化膜パターン１０２の第３の部分１０３―３の端部に自己整合的に形成される。
図９に示すように、レジストパターン１０５を既知の方法により除去する。
図１０に示すように、既知のリソグラフィー技術により、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上、ソース側の第１のＮ＋高濃度拡散層１０６―１上、及びドレイン側の第１のＮ＋高濃度拡散層１０６―２上、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２の外側半分の領域上、及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側半分の領域上に、レジストパターン１０７を形成する。ここで、レジストパターン１０７のソース側の端部は、ソース側の第１のＮ−低濃度拡散層１０４―２の上に位置していればよく、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の上に位置していればよい。このことは、レジストパターン１０７のソース側の端部が、ソース側の第１のＮ−低濃度拡散層１０４―２の中央部上に位置するように、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の中央部上に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ１及び寸法Ｌ２の半分である。
図１１に示すように、レジストパターン１０７をマスクとして使用し、既知のエッチング法により、シリコン酸化膜パターン１０２の第２の部分１０２―２を除去する。具体的には、エッチング液として希釈ＨＦを使用してもよい。尚、図示していないが、既知の技術として、前述のイオン注入行程前に、Ｐ型単結晶シリコン基板１０１の表面を保護するための保護膜としての膜厚の薄いシリコン酸化膜を形成しておくことが可能であることはいうまでもない。
図１２に示すように、既知の方法により、レジストパターン１０７を除去する。
図１３に示すように、Ｐ型単結晶シリコン基板１０１上、即ち、ソース側の第１のＮ−低濃度拡散層１０４―２上、ドレイン側の第１のＮ−低濃度拡散層１０４―３、及び、ソース側の第１のＮ−低濃度拡散層１０４―２とドレイン側の第１のＮ−低濃度拡散層１０４―３との間に画定されるＰ型単結晶シリコン基板１０１のチャネル領域上、並びに、ソース側の第１のＮ＋高濃度拡散層１０６―１上及びドレイン側の第１のＮ＋高濃度拡散層１０６―２上に、既知の方法により、膜厚１０００Åのゲート酸化膜１０８を形成する。
図１４に示すように、ゲート酸化膜１０８上、及びフィールド酸化膜１２１上、並びに、シリコン酸化膜パターン１０２の残存する第１の部分１０２―１及び第３の部分１０２―３の上に亘り、膜厚２０００Åのポリシリコン膜１０９を既知の方法により形成する。例えば、ＣＶＤ法を使用し得る。
図１５に示すように、既知のリソグラフィー技術により、ポリシリコン膜１０９上にレジストパターン１１０を形成する。ここで、レジストパターン１１０のソース側の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１の上方に位置していればよく、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の上方に位置していればよい。このことは、レジストパターン１１０のソース側の端部が、シリコン酸化膜パターン１０２の第１の部分１０２―１の中央部上方に位置するように、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の中央部上方に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ３及び寸法Ｌ４の半分である。
図１６に示すように、レジストパターン１１０をマスクとして使用し、ポリシリコン膜１０９を選択的にエッチングし、除去する。結果、ゲート酸化膜１０８上、並びに、シリコン酸化膜パターン１０２の第１の部分１０２―１の内側半分の領域及び第３の部分１０２―３の内側半分の領域上に、ポリシリコン膜からなるゲート電極１１１を選択的に形成する。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上に延在する無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２−３上に位置するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
従って、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのオーバーラップ量Ｌ１は、前述のシリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。そして、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２は、ゲート電極１１１の第１端部１１１−１に自己整合する。同様に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのオーバーラップ量Ｌ２は、前述のシリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間のスペースの幅Ｌ２で画定する。そして、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１の第２端部１１１−２に自己整合する。
図１７に示すように、既知のリソグラフィー技術により、ゲート電極１１１上にレジストパターン１１２を形成する。レジストパターン１１２は、ゲート電極１１１の内少なくともゲート酸化膜１０８上に延在する有効部分を覆う必要がある。レジストパターン１１２の両端部は、ゲート電極１１１の第１端部１１１−１及び第２端部１１１−２より内側に位置し、且つ、ゲート電極１１１の表面の段差部より外側に位置する必要がある。そうすることで、ゲート酸化膜１０８上に延在するゲート電極１１１の有効部分が、レジストパターン１１２により完全に覆われる。
図１８に示すように、レジストパターン１１２及びゲート電極１１１の両端近傍領域をマスクとして使用し、Ｐ型単結晶シリコン基板１０１を垂直方向の軸の周りに回転させながら、Ｎ型不純物であるリン（Ｐ）を、斜め方向から、ゲート酸化膜１０８並びにシリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３を介して、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の直下に位置する領域からソース側の第１のＮ−低濃度拡散層１０４―１が存在する領域及びドレイン側の第１のＮ−低濃度拡散層１０４―４が存在する領域に亘り延在する、ソース側の第２のＮ−低濃度拡散層１１３―１及びドレイン側の第２のＮ−低濃度拡散層１１３―２が形成される。ここで、用語「斜め方向」とは、先に定義した「垂直方向」から一定角度傾斜した方向をいう。「打ち込みの角度」とは、基板面と「斜め方向」との間で規定される夾角のことをいう。
前述の斜め方向のイオン注入は、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３をイオンが貫通するよう行う必要がある。イオン注入の角度即ち方向は、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の上に延在するゲート電極の無効部分の端部の下角部と、第１の部分１０２―１の及び第３の部分１０２―３の内側端部の下角部とを結ぶ線に沿った方向で、イオンの打ち込みを行い、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３をイオンが貫通し、少なくともソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にイオンが到達する必要がある。そうすることで、ソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にそれぞれ隣接する、ソース側の第２のＮ−低濃度拡散層１１３―１及びドレイン側の第２のＮ−低濃度拡散層１１３―２を形成することが可能となる。
例えば、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の膜厚が０．２５μｍ、幅が０．５μｍであり、且つ、の第１の部分１０２―１及び第３の部分１０２―３上に延在するゲート電極１１１の無効部分の端部の位置が、それぞれ第１の部分１０２―１及び第３の部分１０２―３の中央部上に位置する場合、Ａｒｃ―Ｔａｎｇｅｎｔ（０．５／２／０．２５）＝４５°の角度で、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３を貫通する加速エネルギー３５０ｋｅＶ及びドーズ量５．０×１０１３ｃｍ−２の条件下で、斜めイオン注入行程を行うことが可能である。
図１９に示すように、既知の方法により、レジストパターン１１２を除去する。
図２０に示すように、層間絶縁膜１１４を、ポリシリコンゲート電極１１１上、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上、ゲート酸化膜１０８上、並びにフィールド酸化膜１２１上に、既知の方法により形成する。コンタクトホールを層間絶縁膜１１４及びゲート酸化膜１０８中に形成する。ソースコンタクト１１５−１及びドレインコンタクト１１５−２をコンタクトホール内に形成することで、ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２と、それぞれ、オーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２を層間絶縁膜１１４上に既知の方法により形成し、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介してソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２と、それぞれ、電気的に接続する。
（効果）
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２、加えて、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２並びにゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
更に、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、単一のシリコン酸化膜パターン１０２で全て画定される。よって、これらの距離Ｌ３及びＬ４についても、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
典型的には、図５に示す寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅Ｌｃｈと、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２と、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４が同一値でもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図５に示す寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）とし、更に寸法Ｌ３とＬ４とを同一値（Ｌ３＝Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを同一値とし、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４とを同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図５に示す寸法Ｌ１とＬ２とを非同一値（Ｌ１≠Ｌ２）とし、更に寸法Ｌ３とＬ４とを非同一値（Ｌ３≠Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを非同一値とし、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４とを非同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、非対称となる。
従って、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、シリコン酸化膜パターン１０２を規定する一回のリソグラフィー行程で決まるため、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
従って、第１の実施形態に係る本発明は、以下の効果を奏する。
第１の効果として、第１の低濃度拡散層１０４−２、１０４−３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せずれが生じない。このため、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のオーバーラップ寸法Ｌ１の設計値からのずれが生じない。更に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のオーバーラップ寸法Ｌ２の設計値からのずれが生じない。即ち、ソース側のオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２にばらつきが生じないため、素子特性にばらつきを与えることがない。
第２の効果として、本発明に係る自己整合的に形成されたゲートオーバーラップ構造は、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とが等しい。よって、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称的なゲートオーバーラップ構造を形成することが可能となる。一方、非自己整合的に形成されたゲートオーバーラップ構造では、ゲートオーバーラップ量の合わせずれを許容する。この合わせずれの許容は、ゲートオーバーラップ構造が、チャネル領域を基準として、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。一方、本発明によれば、ゲートオーバーラップ構造を自己整合的に形成するので、ゲートオーバーラップ量の合わせずれが生じない。このため、自己整合的に形成されたゲートオーバーラップ構造は、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称となる。結果、素子特性のばらつきを低減する。更に、歩留まりの向上が図れる。
第３の効果として、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、ソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のゲートオーバーラップ量Ｌ１、並びに、ドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のゲートオーバーラップ量Ｌ２とを決定することが可能となる。非自己整合的にゲートオーバーラップ構造を形成する場合、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２に、前述のパターニングの合せ余裕を足し合わせた寸法を設計値とする必要がある。これに対し、自己整合にゲートオーバーラップ構造を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の改善が得られ、その結果、素子の縮小が可能となる。
第４の効果として、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２がゲート電極１１１に自己整合するため、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成するためのパターニングと、ポリシリコンゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、並びに、ゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４を決定することが可能となる。その結果、素子の更なる縮小が可能となる。
第５の効果として、ゲート電極１１１と自己整合的にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成する場合、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を、水平方向位置でみて、対称に形成することが可能となる。一方、ゲート電極１１１と非自己整合的にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成する場合、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２が、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。しかし、本発明によれば、ゲート電極１１１と自己整合にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成するので、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を、水平方向位置でみて、対称に形成することが可能となる。結果、素子特性のばらつきを低減する。更に、大幅な歩留まりの向上が図れる。
（２）第２実施形態
本実施形態によれば、ゲート電極に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。
（高耐圧ＭＯＳトランジスタの構造）
図３４は、本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板１０１の主面は、フィールド酸化膜１２１からなる素子分離領域と、該フィールド酸化膜１２１により画定される活性領域とを含む。Ｐ型単結晶シリコン基板１０１の活性領域には、チャネルを介し離間する第１のＮ−低濃度拡散層１０４−２、１０４−３と、該第１のＮ−低濃度拡散層１０４−２、１０４−３の外側に隣接する第２のＮ−低濃度拡散層１１３−１、１１３−２とが設けられる。第２のＮ−低濃度拡散層１１３−１、１１３−２の上部領域には、第１のＮ＋高濃度拡散層１０６−１、１０６−２が選択的に設けられる。第１のＮ＋高濃度拡散層１０６−１、１０６−２は、それぞれ、第２のＮ−低濃度拡散層１０４−２、１０４−３により、第１のＮ−低濃度拡散層１０４−２、１０４−３から離間される。
Ｐ型単結晶シリコン基板１０１の主面上には、ゲート酸化膜１０８が設けられる。即ち、ゲート酸化膜１０８は、Ｐ型単結晶シリコン基板１０１のチャネル領域上、第１のＮ−低濃度拡散層１０４−２、１０４−３上、及び第１のＮ＋高濃度拡散層１０６−１、１０６−２上に延在する。図２２に示されるシリコン酸化膜パターン１０２の第２の部分１０２―２は、ゲート電極１１１形成前の図２６で示す製造工程で除去され、更に、図２２に示されるシリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３は、ゲート電極形成後の図３１で示す製造工程で除去される。このため、シリコン酸化膜パターン１０２は、最終的に得られる高耐圧ＭＯＳトランジスタには存在しない点で、本第２実施形態は、前述の第１実施形態と異なる。
ポリシリコン膜からなるゲート電極１１１がゲート酸化膜１０８上に選択的に設けられる。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、ゲート酸化膜１０８から上方に離間した無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、ゲート酸化膜１０８から上方に離間するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
層間絶縁膜１１４が、ゲート電極１１１上、及びゲート電極１１１の無効部分とゲート酸化膜１０８との間、及びゲート酸化膜１０１上に設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２が層間絶縁膜１１４のコンタクトホール内に設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、それぞれ、第１のＮ＋高濃度拡散層１０６−１、１０６−２とオーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２が層間絶縁膜１１２上に設けられる。ソース配線層１１６−１及びドレイン配線層１１６−２は、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介してソース側の第１のＮ＋高濃度拡散層１０６−１及びドレイン側の第１のＮ＋高濃度拡散層１０６−２と電気的に接続される。
第１のＮ−低濃度拡散層１０４―２、１０４−３の内側端部間の距離で画定されるチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定される。そして、チャネル領域の水平方向における位置は、シリコン酸化膜パターン１０２の第２の部分１０２―２の水平方向における位置に自己整合する。
ソース側の第１のＮ−低濃度拡散層１０４―２の水平方向における寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅、即ち、第１の部分１０２―１と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―２の水平方向における位置は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ１は、ソース側のゲートオーバーラップ量、即ち、ソース側の電界緩和層の寸法に相当する。よって、ソース側のゲートオーバーラップ量Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅で画定される。
ドレイン側の第１のＮ−低濃度拡散層１０４―３の水平方向における寸法Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅、即ち、第３の部分１０２―３と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―３の水平方向における位置は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ２は、ドレイン側のゲートオーバーラップ量、即ち、ドレイン側の電界緩和層の寸法に相当する。よって、ドレイン側のゲートオーバーラップ量Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅で画定される。
ソース側の第１のＮ＋高濃度拡散層１０６―１と、ゲート電極１１１の第１端部１１１−１との距離Ｌ３は、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅で画定される。
ドレイン側の第１のＮ＋高濃度拡散層１０６―２と、ゲート電極１１１の第２端部１１１−２との距離Ｌ４は、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅で画定される。
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２、加えて、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２並びにゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
更に、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、単一のシリコン酸化膜パターン１０２で全て画定される。よって、これらの距離Ｌ３及びＬ４についても、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
（高耐圧ＭＯＳトランジスタの製造方法）
図２１乃至図３４は、本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である
図２１に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１０１の素子分離領域に、フィールド酸化膜１２１を形成し、活性領域１０００をフィールド酸化膜１２１により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。Ｐ型単結晶シリコン基板１０１上及びフィールド酸化膜１２０上に、膜厚２５００Åのシリコン酸化膜１０２を既知の方法で形成する。使用し得る既知の方法の典型例は、熱酸化法及び各種のＣＶＤ法を含む。既知のリソグラフィー技術により、シリコン酸化膜１０２上に、レジストパターン１０３を形成する。このレジストパターン１０３は、第１の部分１０３―１と、第２の部分１０３―２と、第３の部分１０３―３とからなる。ここで、第１の部分１０３―１は幅Ｌ３を有し、第２の部分１０３―２は幅Ｌｃｈを有し、第３の部分１０３―３は幅Ｌ４を有し、第１の部分１０３―１と第２の部分１０３―２との間のスペースは、幅Ｌ１を有し、第２の部分１０３―２と第３の部分１０３―３との間のスペースは、幅Ｌ２を有する。ここで、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）としてもよい。或いは、寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）とし、更に寸法Ｌ３とＬ４とを同一値（Ｌ３＝Ｌ４）としてもよい。
図２２に示すように、レジストパターン１０３をマスクとして使用してシリコン酸化膜１０２をエッチングすることで、シリコン酸化膜１０２を選択的に除去し、シリコン酸化膜パターン１０２を形成する。このシリコン酸化膜パターン１０２は、第１の部分１０２―１と、第２の部分１０２―２と、第３の部分１０２―３とからなる。ここで、第１の部分１０２―１は幅Ｌ３を有し、第２の部分１０２―２は幅Ｌｃｈを有し、第３の部分１０２―３は幅Ｌ４を有し、第１の部分１０２―１と第２の部分１０２―２との間のスペースは、幅Ｌ１を有し、第２の部分１０２―２と第３の部分１０２―３との間のスペースは、幅Ｌ２を有する。レジストパターン１０３を既知の方法により除去することで、Ｐ型単結晶シリコン基板１０１の主面上に、シリコン酸化膜パターン１０２を規定した。ここで、第２の部分１０２―２の幅で規定される寸法Ｌｃｈは、チャネル長さＬｃｈの設計値に相当する。第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅で規定される寸法Ｌ１は、ソース側のゲートオーバーラップ量Ｌ１、即ち、ソース側の電界緩和層の寸法Ｌ１に相当する。第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅で規定される寸法Ｌ２は、ドレイン側のゲートオーバーラップ量Ｌ２、即ち、ドレイン側の電界緩和層の寸法Ｌ２に相当する。シリコン酸化膜パターン１０２の第１の部分１０３―１の幅で規定される寸法Ｌ３は、ゲート電極の第１端部とソース側の第１の高濃度拡散層との距離Ｌ３に相当する。シリコン酸化膜パターン１０２の第３の部分１０２―３の幅で規定される寸法Ｌ４は、ゲート電極の第２端部とドレイン側の第１の高濃度拡散層との距離Ｌ４に相当する。
従って、寸法Ｌｃｈは、トランジスタの所望のチャネル長さＬｃｈに合わせればよい。また、寸法Ｌ１は、トランジスタの所望のソース側ゲートオーバーラップ量Ｌ１に合わせればよい。寸法Ｌ２は、トランジスタの所望のドレイン側ゲートオーバーラップ量Ｌ２に合わせればよい。寸法Ｌ３は、トランジスタのゲート電極の第１端部とソース側の第１の高濃度拡散層との距離Ｌ３に合わせればよい。寸法Ｌ４は、ゲート電極の第２端部とドレイン側の第１の高濃度拡散層との距離Ｌ４に合わせればよい。これら寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、リソグラフィーの解像度の限界を超えなければよい。使用し得るリソグラフィーの例として、フォトリソグラフィー、Ｘ線リソグラフィー、及び電子線リソグラフィーを挙げることができるが、求められる寸法即ち求められる解像限界に応じて使いわければよい。典型的には、ｉ線露光機を使用してもよい。この場合、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、０．２μｍ程度以上であればよい。一例として、寸法Ｌ１及びＬ２は、０．２μｍ程度乃至１μｍ程度、一方、寸法Ｌ３及びＬ４は、後のリソグラフィーとの合わせ余裕を考慮し、０．４μｍ程度あればよい。
図２３に示すように、シリコン酸化膜パターン１０２をマスクとして使用して、加速エネルギー８０ｋｅＶ及びドーズ量３．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物であるリン（Ｐ）を、シリコン酸化膜パターン１０２を介し、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。この加速エネルギーでは、リンイオンは、シリコン酸化膜パターン１０２を貫通しない。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、シリコン酸化膜パターン１０２のスペースの下方に位置する領域に、第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４を選択的に形成する。第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４は、シリコン酸化膜パターン１０２に自己整合する。ここで、第１のＮ−低濃度拡散層１０４―２及び１０４―３が電界緩和層として働く。
電界緩和層として働く第１のＮ−低濃度拡散層１０４―２と第１のＮ−低濃度拡散層１０４―３との間で画定するチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定する。ソース側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―２の寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。ドレイン側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―３の寸法Ｌ２は、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２で画定する。尚、第１のＮ−低濃度拡散層１０４の幅及び不純物濃度は、耐圧仕様に応じて任意に設定することが可能である。
図２４に示すように、既知のリソグラフィー技術により、シリコン酸化膜パターン１０２の第１の部分１０２―１の内側半分の領域上、第２の部分１０２―２上、及び第３の部分１０２―３の内側半分の領域上、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２上及びドレイン側の第１のＮ−低濃度拡散層１０４―３上に、レジストパターン１０５を形成する。ここで、レジストパターン１０５のソース側の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１の上に位置していればよく、一方、レジストパターン１０５のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の上に位置していればよい。このことは、レジストパターン１０５のソース側の端部が、シリコン酸化膜パターン１０２の第１の部分１０２―１の中央部上に位置するように、一方、レジストパターン１０５のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の中央部上に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ３及び寸法Ｌ４の半分である。
その後、レジストパターン１０５及びシリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２―３とをマスクとして使用し、加速エネルギー４０ｋｅＶ及びドーズ量４．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、垂直方向に、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。結果、ソース側の第１のＮ−低濃度拡散層１０４―１の上部領域にソース側の第１のＮ＋高濃度拡散層１０６―１が選択的に形成され、一方、ドレイン側の第１のＮ−低濃度拡散層１０４―４の上部領域にドレイン側の第１のＮ＋高濃度拡散層１０６―２が形成される。ソース側の第１のＮ＋高濃度拡散層１０６―１は、シリコン酸化膜パターン１０２の第１の部分１０２―１の端部に自己整合的に形成される。ドレイン側の第１のＮ＋高濃度拡散層１０６―２は、シリコン酸化膜パターン１０２の第３の部分１０３―３の端部に自己整合的に形成される。
図２５に示すように、レジストパターン１０５を既知の方法により除去する。その後、既知のリソグラフィー技術により、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上、ソース側の第１のＮ＋高濃度拡散層１０６―１上、及びドレイン側の第１のＮ＋高濃度拡散層１０６―２上、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２の外側半分の領域上、及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側半分の領域上に、レジストパターン１０７を形成する。ここで、レジストパターン１０７のソース側の端部は、ソース側の第１のＮ−低濃度拡散層１０４―２の上に位置していればよく、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の上に位置していればよい。このことは、レジストパターン１０７のソース側の端部が、ソース側の第１のＮ−低濃度拡散層１０４―２の中央部上に位置するように、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の中央部上に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ１及び寸法Ｌ２の半分である。
図２６に示すように、レジストパターン１０７をマスクとして使用し、既知のエッチング法により、シリコン酸化膜パターン１０２の第２の部分１０２―２を除去する。具体的には、エッチング液として希釈ＨＦを使用してもよい。尚、図示していないが、既知の技術として、前述のイオン注入行程前に、Ｐ型単結晶シリコン基板１０１の表面を保護するための保護膜としての膜厚の薄いシリコン酸化膜を形成しておくことが可能であることはいうまでもない。
図２７に示すように、既知の方法により、レジストパターン１０７を除去する。その後、Ｐ型単結晶シリコン基板１０１上、即ち、ソース側の第１のＮ−低濃度拡散層１０４―２上、ドレイン側の第１のＮ−低濃度拡散層１０４―３、及び、ソース側の第１のＮ−低濃度拡散層１０４―２とドレイン側の第１のＮ−低濃度拡散層１０４―３との間に画定されるＰ型単結晶シリコン基板１０１のチャネル領域上、並びに、ソース側の第１のＮ＋高濃度拡散層１０６―１上及びドレイン側の第１のＮ＋高濃度拡散層１０６―２上に、既知の方法により、膜厚１０００Åのゲート酸化膜１０８を形成する。
図２８に示すように、ゲート酸化膜１０８上、及びフィールド酸化膜１２１上、並びに、シリコン酸化膜パターン１０２の残存する第１の部分１０２―１及び第３の部分１０２―３の上に亘り、膜厚２０００Åのポリシリコン膜１０９を既知の方法により形成する。例えば、ＣＶＤ法を使用し得る。
図２９に示すように、既知のリソグラフィー技術により、ポリシリコン膜１０９上にレジストパターン１１０を形成する。ここで、レジストパターン１１０のソース側の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１の上方に位置していればよく、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の上方に位置していればよい。このことは、レジストパターン１１０のソース側の端部が、シリコン酸化膜パターン１０２の第１の部分１０２―１の中央部上方に位置するように、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の中央部上方に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ３及び寸法Ｌ４の半分である。
図３０に示すように、レジストパターン１１０をマスクとして使用し、ポリシリコン膜１０９を選択的にエッチングし、除去する。結果、ゲート酸化膜１０８上、並びに、シリコン酸化膜パターン１０２の第１の部分１０２―１の内側半分の領域及び第３の部分１０２―３の内側半分の領域上に、ポリシリコン膜からなるゲート電極１１１を選択的に形成する。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上に延在する無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２−３上に位置するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
従って、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのオーバーラップ量Ｌ１は、前述のシリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。そして、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２は、ゲート電極１１１の第１端部１１１−１に自己整合する。同様に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのオーバーラップ量Ｌ２は、前述のシリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間のスペースの幅Ｌ２で画定する。そして、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１の第２端部１１１−２に自己整合する。
図３１に示すように、シリコン酸化膜パターン１０２の残存していた第１の部分１０２―１と第３の部分１０２―３とを既知の方法により除去する。例えば、希釈ＨＦを使用することが可能である。これにより、ゲート電極１１１の無効部分は、ゲート酸化膜１０８から間隙を介して上方に離間する。
図３２に示すように、既知のリソグラフィー技術により、ゲート電極１１１上にレジストパターン１１２を形成する。レジストパターン１１２は、ゲート電極１１１の内少なくともゲート酸化膜１０８上に延在する有効部分を覆う必要がある。レジストパターン１１２の両端部は、ゲート電極１１１の第１端部１１１−１及び第２端部１１１−２より内側に位置し、且つ、ゲート電極１１１の表面の段差部より外側に位置する必要がある。そうすることで、ゲート酸化膜１０８上に延在するゲート電極１１１の有効部分が、レジストパターン１１２により完全に覆われる。
その後、レジストパターン１１２及びゲート電極１１１の両端近傍領域をマスクとして使用し、Ｐ型単結晶シリコン基板１０１を垂直方向の軸の周りに回転させながら、Ｎ型不純物であるリン（Ｐ）を、斜め方向から、ゲート酸化膜１０８を介して、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の直下に位置する領域からソース側の第１のＮ−低濃度拡散層１０４―１が存在する領域及びドレイン側の第１のＮ−低濃度拡散層１０４―４が存在する領域に亘り延在する、ソース側の第２のＮ−低濃度拡散層１１３―１及びドレイン側の第２のＮ−低濃度拡散層１１３―２が形成される。
イオン注入の角度即ち方向は、ゲート電極１１１の無効部分の端部の下角部と、ゲート電極１１１の有効部分のゲート端部１１１−１、１１１−２の下角部とを結ぶ線に沿った方向で、イオンの打ち込みを行い、ゲート酸化膜１０８をイオンが貫通し、少なくともソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にイオンが到達する必要がある。そうすることで、ソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にそれぞれ隣接する、ソース側の第２のＮ−低濃度拡散層１１３―１及びドレイン側の第２のＮ−低濃度拡散層１１３―２を形成することが可能となる。
例えば、既に除去されたシリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の膜厚が０．２５μｍ、幅が０．５μｍであり、且つ、の第１の部分１０２―１及び第３の部分１０２―３上に延在するゲート電極１１１の無効部分の端部の位置が、それぞれ、既に除去された第１の部分１０２―１及び第３の部分１０２―３の中央部上に位置する場合、Ａｒｃ―Ｔａｎｇｅｎｔ（０．５／２／０．２５）＝４５°の角度で、ゲート酸化膜１０８を貫通する加速エネルギー４０ｋｅＶ及びドーズ量３．０×１０１３ｃｍ−２の条件下で、斜めイオン注入行程を行うことが可能である。シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３が既に除去されており、更に該第１の部分１０２―１の下及び該第３の部分１０２―３の下のゲート酸化膜１０８も殆ど除去されているので、制御性良くイオン打ち込みが可能となる。尚、図示していないが、既知の技術として、前述のイオン注入行程前に、Ｐ型単結晶シリコン基板１０１の表面を保護するための保護膜として膜厚の薄いシリコン酸化膜を形成しておくことが可能であることはいうまでもない。
図３３に示すように、既知の方法により、レジストパターン１１２を除去する。
図３４に示すように、層間絶縁膜１１４を、ポリシリコンゲート電極１１１上、ゲート電極１１１の無効部分とゲート酸化膜１０８との間隙内、ゲート酸化膜１０８上、並びにフィールド酸化膜１２１上に、既知の方法により形成する。ここで、ゲート電極１１１の無効部分とゲート酸化膜１０８との間隙にボイドを形成せずに完全に充填するには、低圧ＣＶＤが有効であることは当業者にとって既に自明のことである。更に、コンタクトホールを層間絶縁膜１１４及びゲート酸化膜１０８中に形成する。ソースコンタクト１１５−１及びドレインコンタクト１１５−２をコンタクトホール内に形成することで、ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２と、それぞれ、オーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２を層間絶縁膜１１４上に既知の方法により形成し、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介してソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２と、それぞれ、電気的に接続する。
（効果）
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２、加えて、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第２のＮ−低濃度拡散層１１３―１、１１３−２及び第１のＮ＋高濃度拡散層１０６―１、１０６−２並びにゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
更に、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、単一のシリコン酸化膜パターン１０２で全て画定される。よって、これらの距離Ｌ３及びＬ４についても、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
典型的には、図２２に示す寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅Ｌｃｈと、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２と、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４が同一値でもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図２２に示す寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）とし、更に寸法Ｌ３とＬ４とを同一値（Ｌ３＝Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを同一値とし、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４とを同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図２２に示す寸法Ｌ１とＬ２とを非同一値（Ｌ１≠Ｌ２）とし、更に寸法Ｌ３とＬ４とを非同一値（Ｌ３≠Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを非同一値とし、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４とを非同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２はゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３並びにソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２は、ゲート電極１１１に対し、水平方向でみて、非対称となる。
従って、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、及びゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４は、シリコン酸化膜パターン１０２を規定する一回のリソグラフィー行程で決まるため、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
従って、第２の実施形態に係る本発明は、以下の効果を奏する。
第１の効果として、第１の低濃度拡散層１０４−２、１０４−３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せずれが生じない。このため、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のオーバーラップ寸法Ｌ１の設計値からのずれが生じない。更に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のオーバーラップ寸法Ｌ２の設計値からのずれが生じない。即ち、ソース側のオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２にばらつきが生じないため、素子特性にばらつきを与えることがない。
第２の効果として、本発明に係る自己整合的に形成されたゲートオーバーラップ構造は、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とが等しい。よって、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称的なゲートオーバーラップ構造を形成することが可能となる。一方、非自己整合的に形成されたゲートオーバーラップ構造では、ゲートオーバーラップ量の合わせずれを許容する。この合わせずれの許容は、ゲートオーバーラップ構造が、チャネル領域を基準として、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。一方、本発明によれば、ゲートオーバーラップ構造を自己整合的に形成するので、ゲートオーバーラップ量の合わせずれが生じない。このため、自己整合的に形成されたゲートオーバーラップ構造は、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称となる。結果、素子特性のばらつきを低減する。更に、歩留まりの向上が図れる。
第３の効果として、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、ソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のゲートオーバーラップ量Ｌ１、並びに、ドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のゲートオーバーラップ量Ｌ２とを決定することが可能となる。非自己整合的にゲートオーバーラップ構造を形成する場合、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２に、前述のパターニングの合せ余裕を足し合わせた寸法を設計値とする必要がある。これに対し、自己整合にゲートオーバーラップ構造を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の改善が得られ、その結果、素子の縮小が可能となる。
第４の効果として、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２がゲート電極１１１に自己整合するため、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成するためのパターニングと、ポリシリコンゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、ゲート電極１１１の第１端部１１１−１とソース側の第１のＮ＋高濃度拡散層１０６―１との距離Ｌ３、並びに、ゲート電極１１１の第２端部１１１−２とドレイン側の第１のＮ＋高濃度拡散層１０６―２との距離Ｌ４を決定することが可能となる。その結果、素子の更なる縮小が可能となる。
第５の効果として、ゲート電極１１１と自己整合的にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成する場合、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を、水平方向位置でみて、対称に形成することが可能となる。一方、ゲート電極１１１と非自己整合的にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成する場合、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２が、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。しかし、本発明によれば、ゲート電極１１１と自己整合にソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を形成するので、ゲート電極１１１に対して、ソース側の第１のＮ＋高濃度拡散層１０６―１及びドレイン側の第１のＮ＋高濃度拡散層１０６―２を、水平方向位置でみて、対称に形成することが可能となる。結果、素子特性のばらつきを低減する。更に、大幅な歩留まりの向上が図れる。
第６の効果として、図３０を参照して先に説明したゲート電極１１１の形成後であって、且つ、図３２を参照して先に説明した斜めイオン注入行程の前に、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３を除去するので、斜めイオン注入行程では、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３が既に除去されており、更に該第１の部分１０２―１の下及び該第３の部分１０２―３の下のゲート酸化膜１０８も殆ど除去されているので、制御性良くイオン打ち込みを行うことが可能となる。尚、図示していないが、既知の技術として、前述のイオン注入行程前に、Ｐ型単結晶シリコン基板１０１の表面を保護するための保護膜として膜厚の薄いシリコン酸化膜を形成しておくことが可能であることはいうまでもない。
（３）第３実施形態
本実施形態によれば、ゲート電極に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。
（高耐圧ＭＯＳトランジスタの構造）
図４６は、本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板１０１の主面は、フィールド酸化膜１２１からなる素子分離領域と、該フィールド酸化膜１２１により画定される活性領域とを含む。Ｐ型単結晶シリコン基板１０１の活性領域には、チャネルを介し離間する第１のＮ−低濃度拡散層１０４−２、１０４−３と、該第１のＮ−低濃度拡散層１０４−２、１０４−３の外側に隣接する第３のＮ型不純物濃度拡散層１１７―１、１１７−２とが設けられる。第３のＮ型不純物濃度拡散層１１７―１、１１７−２は、共に、外側領域の不純物濃度が、内側領域の不純物濃度より高い不純物濃度プロファイルを有する。
Ｐ型単結晶シリコン基板１０１の主面上には、ゲート酸化膜１０８が設けられる。即ち、ゲート酸化膜１０８は、Ｐ型単結晶シリコン基板１０１のチャネル領域上、第１のＮ−低濃度拡散層１０４−２、１０４−３上、及び第３のＮ型不純物濃度拡散層１１７−１、１０７−２上に延在する。更に、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２−３が、第３のＮ型不純物濃度拡散層１１７―１、１１７−２の低濃度領域上に残存している。図３６に示されるシリコン酸化膜パターン１０２の第２の部分１０２―２は、図３９で示す製造工程で除去されるため、最終的に得られる高耐圧ＭＯＳトランジスタには存在しない。
ポリシリコン膜からなるゲート電極１１１がゲート酸化膜１０８上、及びシリコン酸化膜パターン１０２―１、１０２−３の内側半分の領域上に選択的に設けられる。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上に延在する無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２−３上に位置するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
層間絶縁膜１１４が、ポリシリコンゲート電極１１１上、シリコン酸化膜パターン１０２の第１の部分１０２―１の一部上、シリコン酸化膜パターン１０２の第３の部分１０２―３の一部上、ゲート酸化膜１０１上に、設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２が層間絶縁膜１１４のコンタクトホール内に設けられる。ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、それぞれ、第３のＮ型不純物濃度拡散層１１７―１、１１７−２の高濃度領域とオーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２が層間絶縁膜１１２上に設けられる。ソース配線層１１６−１及びドレイン配線層１１６−２は、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介してソース側のソース側の第３のＮ型不純物濃度拡散層１１７―１の高濃度領域及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２の高濃度領域と電気的に接続される。
第１のＮ−低濃度拡散層１０４―２、１０４−３の内側端部間の距離で画定されるチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定される。そして、チャネル領域の水平方向における位置は、シリコン酸化膜パターン１０２の第２の部分１０２―２の水平方向における位置に自己整合する。
ソース側の第１のＮ−低濃度拡散層１０４―２の水平方向における寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅、即ち、第１の部分１０２―１と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―２の水平方向における位置は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ１は、ソース側のゲートオーバーラップ量、即ち、ソース側の電界緩和層の寸法に相当する。よって、ソース側のゲートオーバーラップ量Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間の開口部の幅で画定される。
ドレイン側の第１のＮ−低濃度拡散層１０４―３の水平方向における寸法Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅、即ち、第３の部分１０２―３と第２の部分１０２―２との距離で画定される。そして、第１のＮ−低濃度拡散層１０４―３の水平方向における位置は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の水平方向における位置に自己整合する。ここで、寸法Ｌ２は、ドレイン側のゲートオーバーラップ量、即ち、ドレイン側の電界緩和層の寸法に相当する。よって、ドレイン側のゲートオーバーラップ量Ｌ２は、シリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間の開口部の幅で画定される。
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第３のＮ型不純物濃度拡散層１１７―１、１１７−２並びにゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
（高耐圧ＭＯＳトランジスタの製造方法）
図３５乃至図４６は、本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である
図３５に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１０１の素子分離領域に、フィールド酸化膜１２１を形成し、活性領域１０００をフィールド酸化膜１２１により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。
その後、Ｐ型単結晶シリコン基板１０１上及びフィールド酸化膜１２０上に、膜厚２５００Åのシリコン酸化膜１０２を既知の方法で形成する。使用し得る既知の方法の典型例は、熱酸化法及び各種のＣＶＤ法を含む。
その後、既知のリソグラフィー技術により、シリコン酸化膜１０２上に、レジストパターン１０３を形成する。このレジストパターン１０３は、第１の部分１０３―１と、第２の部分１０３―２と、第３の部分１０３―３とからなる。ここで、第１の部分１０３―１は幅Ｌ３を有し、第２の部分１０３―２は幅Ｌｃｈを有し、第３の部分１０３―３は幅Ｌ４を有し、第１の部分１０３―１と第２の部分１０３―２との間のスペースは、幅Ｌ１を有し、第２の部分１０３―２と第３の部分１０３―３との間のスペースは、幅Ｌ２を有する。ここで、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）としてもよい。或いは、寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）とし、更に寸法Ｌ３とＬ４とを同一値（Ｌ３＝Ｌ４）としてもよい。
図３６に示すように、レジストパターン１０３をマスクとして使用してシリコン酸化膜１０２をエッチングすることで、シリコン酸化膜１０２を選択的に除去し、シリコン酸化膜パターン１０２を形成する。このシリコン酸化膜パターン１０２は、第１の部分１０２―１と、第２の部分１０２―２と、第３の部分１０２―３とからなる。ここで、第１の部分１０２―１は幅Ｌ３を有し、第２の部分１０２―２は幅Ｌｃｈを有し、第３の部分１０２―３は幅Ｌ４を有し、第１の部分１０２―１と第２の部分１０２―２との間のスペースは、幅Ｌ１を有し、第２の部分１０２―２と第３の部分１０２―３との間のスペースは、幅Ｌ２を有する。
その後、レジストパターン１０３を既知の方法により除去することで、Ｐ型単結晶シリコン基板１０１の主面上に、シリコン酸化膜パターン１０２を規定した。ここで、第２の部分１０２―２の幅で規定される寸法Ｌｃｈは、チャネル長さＬｃｈの設計値に相当する。第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅で規定される寸法Ｌ１は、ソース側のゲートオーバーラップ量Ｌ１、即ち、ソース側の電界緩和層の寸法Ｌ１に相当する。第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅で規定される寸法Ｌ２は、ドレイン側のゲートオーバーラップ量Ｌ２、即ち、ドレイン側の電界緩和層の寸法Ｌ２に相当する。
従って、寸法Ｌｃｈは、トランジスタの所望のチャネル長さＬｃｈに合わせればよい。また、寸法Ｌ１は、トランジスタの所望のソース側ゲートオーバーラップ量Ｌ１に合わせればよい。寸法Ｌ２は、トランジスタの所望のドレイン側ゲートオーバーラップ量Ｌ２に合わせればよい。これら寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、リソグラフィーの解像度の限界を超えなければよい。使用し得るリソグラフィーの例として、フォトリソグラフィー、Ｘ線リソグラフィー、及び電子線リソグラフィーを挙げることができるが、求められる寸法即ち求められる解像限界に応じて使いわければよい。典型的には、ｉ線露光機を使用してもよい。この場合、寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４は、０．２μｍ程度以上であればよい。一例として、寸法Ｌ１及びＬ２は、０．２μｍ程度乃至１μｍ程度、一方、寸法Ｌ３及びＬ４は、後のリソグラフィーとの合わせ余裕を考慮し、０．４μｍ程度あればよい。
図３７に示すように、シリコン酸化膜パターン１０２をマスクとして使用して、加速エネルギー８０ｋｅＶ及びドーズ量３．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物であるリン（Ｐ）を、シリコン酸化膜パターン１０２を介し、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。この加速エネルギーでは、リンイオンは、シリコン酸化膜パターン１０２を貫通しない。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、シリコン酸化膜パターン１０２のスペースの下方に位置する領域に、第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４を選択的に形成する。第１のＮ−低濃度拡散層１０４―１、１０４―２、１０４―３及び１０４―４は、シリコン酸化膜パターン１０２に自己整合する。ここで、第１のＮ−低濃度拡散層１０４―２及び１０４―３が電界緩和層として働く。
電界緩和層として働く第１のＮ−低濃度拡散層１０４―２と第１のＮ−低濃度拡散層１０４―３との間で画定するチャネル長さＬｃｈは、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅で画定する。ソース側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―２の寸法Ｌ１は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。ドレイン側の電界緩和層として働く第１のＮ−低濃度拡散層１０４―３の寸法Ｌ２は、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２で画定する。尚、第１のＮ−低濃度拡散層１０４の幅及び不純物濃度は、耐圧仕様に応じて任意に設定することが可能である。
図３８に示すように、既知のリソグラフィー技術により、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上、ソース側の第１のＮ−低濃度拡散層１０４―１上、及びドレイン側の第１のＮ−低濃度拡散層１０４―３上、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２の外側半分の領域上、及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側半分の領域上に、レジストパターン１０７を形成する。ここで、レジストパターン１０７のソース側の端部は、ソース側の第１のＮ−低濃度拡散層１０４―２の上に位置していればよく、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の上に位置していればよい。このことは、レジストパターン１０７のソース側の端部が、ソース側の第１のＮ−低濃度拡散層１０４―２の中央部上に位置するように、一方、レジストパターン１０７のドレイン側の端部は、ドレイン側の第１のＮ−低濃度拡散層１０４―３の中央部上に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ１及び寸法Ｌ２の半分である。
図３９に示すように、レジストパターン１０７をマスクとして使用し、既知のエッチング法により、シリコン酸化膜パターン１０２の第２の部分１０２―２を除去する。具体的には、エッチング液として希釈ＨＦを使用してもよい。尚、図示していないが、既知の技術として、前述のイオン注入行程前に、Ｐ型単結晶シリコン基板１０１の表面を保護するための保護膜としての膜厚の薄いシリコン酸化膜を形成しておくことが可能であることはいうまでもない。
図４０に示すように、既知の方法により、レジストパターン１０７を除去する。その後、Ｐ型単結晶シリコン基板１０１上、即ち、ソース側の第１のＮ−低濃度拡散層１０４−１，１０４―２上、ドレイン側の第１のＮ−低濃度拡散層１０４―３、１０４−４上及び、並びに、ソース側の第１のＮ−低濃度拡散層１０４―２とドレイン側の第１のＮ−低濃度拡散層１０４―３との間に画定されるＰ型単結晶シリコン基板１０１のチャネル領域上に、既知の方法により、膜厚１０００Åのゲート酸化膜１０８を形成する。
図４１に示すように、ゲート酸化膜１０８上、及びフィールド酸化膜１２１上、並びに、シリコン酸化膜パターン１０２の残存する第１の部分１０２―１及び第３の部分１０２―３の上に亘り、膜厚２０００Åのポリシリコン膜１０９を既知の方法により形成する。例えば、ＣＶＤ法を使用し得る。
図４２に示すように、既知のリソグラフィー技術により、ポリシリコン膜１０９上にレジストパターン１１０を形成する。ここで、レジストパターン１１０のソース側の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１の上方に位置していればよく、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の上方に位置していればよい。このことは、レジストパターン１１０のソース側の端部が、シリコン酸化膜パターン１０２の第１の部分１０２―１の中央部上方に位置するように、一方、レジストパターン１１０のドレイン側の端部は、シリコン酸化膜パターン１０２の第３の部分１０２―３の中央部上方に位置するようにレジストのパターニングを行った場合、許容されるパターニングの合わせ誤差は、寸法Ｌ３及び寸法Ｌ４の半分である。
図４３に示すように、レジストパターン１１０をマスクとして使用し、ポリシリコン膜１０９を選択的にエッチングし、除去する。結果、ゲート酸化膜１０８上、並びに、シリコン酸化膜パターン１０２の第１の部分１０２―１の内側半分の領域及び第３の部分１０２―３の内側半分の領域上に、ポリシリコン膜からなるゲート電極１１１を選択的に形成する。尚、ゲート電極１１１は、ゲート酸化膜１０８の直上に延在し、チャネル領域を含むＰ型単結晶シリコン基板１０１の上部領域に電界を印加する有効部分と、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上に延在する無効部分とからなる。ゲート電極１１１を構成するポリシリコン膜の端部は、シリコン酸化膜パターン１０２の第１の部分１０２―１と第３の部分１０２−３上に位置するが、前述の有効部分がゲートとして実際に作用するので、ゲート電極の端部を、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の内側端部でそれぞれ画定される第１及び第２のゲート端部１１１−１、１１１−２とする。
従って、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのオーバーラップ量Ｌ１は、前述のシリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１で画定する。そして、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２は、ゲート電極１１１の第１端部１１１−１に自己整合する。同様に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのオーバーラップ量Ｌ２は、前述のシリコン酸化膜パターン１０２の第３の部分１０２―３と第２の部分１０２―２との間のスペースの幅Ｌ２で画定する。そして、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１の第２端部１１１−２に自己整合する。
図４４に示すように、既知のリソグラフィー技術により、ゲート電極１１１上にレジストパターン１１２を形成する。レジストパターン１１２は、ゲート電極１１１の内少なくともゲート酸化膜１０８上に延在する有効部分を覆う必要がある。レジストパターン１１２の両端部は、ゲート電極１１１の第１端部１１１−１及び第２端部１１１−２より内側に位置し、且つ、ゲート電極１１１の表面の段差部より外側に位置する必要がある。そうすることで、ゲート酸化膜１０８上に延在するゲート電極１１１の有効部分が、レジストパターン１１２により完全に覆われる。
その後、レジストパターン１１２及びゲート電極１１１の両端近傍領域をマスクとして使用し、Ｐ型単結晶シリコン基板１０１を垂直方向の軸の周りに回転させながら、Ｎ型不純物であるリン（Ｐ）を、斜め方向から、ゲート酸化膜１０８並びにシリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３を介して、Ｐ型単結晶シリコン基板１０１の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１０１の上部領域であって、且つ、ソース側の第１のＮ−低濃度拡散層１０４―２の外側に延在するソース側の第３のＮ型不純物濃度拡散層１１７―１、及びドレイン側の第１のＮ−低濃度拡散層１０４―３に延在するドレイン側の第３のＮ型不純物濃度拡散層１１７―２が形成される。ソース側の第３のＮ型不純物濃度拡散層１１７―１及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２は、共に、外側領域の不純物濃度が、内側領域の不純物濃度より高い不純物濃度プロファイルを有する。
前述の斜め方向のイオン注入は、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３をイオンが貫通するよう行う必要がある。イオン注入の角度即ち方向は、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の上に延在するゲート電極の無効部分の端部の下角部と、第１の部分１０２―１の及び第３の部分１０２―３の内側端部の下角部とを結ぶ線に沿った方向で、イオンの打ち込みを行い、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３をイオンが貫通し、少なくともソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にイオンが到達する必要がある。そうすることで、ソース側の第１のＮ−低濃度拡散層１０４―２の外側端部及びドレイン側の第１のＮ−低濃度拡散層１０４―３の外側端部にそれぞれ隣接する、ソース側の第２のＮ−低濃度拡散層１１３―１及びドレイン側の第２のＮ−低濃度拡散層１１３―２を形成することが可能となる。
例えば、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の膜厚が０．２５μｍ、幅が０．５μｍであり、且つ、の第１の部分１０２―１及び第３の部分１０２―３上に延在するゲート電極１１１の無効部分の端部の位置が、それぞれ第１の部分１０２―１及び第３の部分１０２―３の中央部上に位置する場合、Ａｒｃ―Ｔａｎｇｅｎｔ（０．５／２／０．２５）＝４５°の角度で、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３を貫通する加速エネルギー３００ｋｅＶ及びドーズ量３．０×１０１５ｃｍ−２の条件下で、斜めイオン注入行程を行うことが可能である。これにより、第３のＮ型不純物濃度拡散層１１７において、ゲート酸化膜１０８の下方の領域の不純物濃度は、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３の下方の領域の不純物濃度より高くなる。
図４５に示すように、既知の方法により、レジストパターン１１２を除去する。
図４６に示すように、層間絶縁膜１１４を、ポリシリコンゲート電極１１１上、シリコン酸化膜パターン１０２の第１の部分１０２―１及び第３の部分１０２―３上、ゲート酸化膜１０８上、並びにフィールド酸化膜１２１上に、既知の方法により形成する。コンタクトホールを層間絶縁膜１１４及びゲート酸化膜１０８中に形成する。ソースコンタクト１１５−１及びドレインコンタクト１１５−２をコンタクトホール内に形成することで、ソースコンタクト１１５−１及びドレインコンタクト１１５−２は、ソース側の第３のＮ型不純物濃度拡散層１１７―１の高濃度領域及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２の高濃度領域と、それぞれ、オーミックコンタクトをとる。ソース配線層１１６−１及びドレイン配線層１１６−２を層間絶縁膜１１４上に既知の方法により形成し、ソースコンタクト１１５−１及びドレインコンタクト１１５−２を介して、ソース側の第３のＮ型不純物濃度拡散層１１７―１の高濃度領域及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２の高濃度領域と、それぞれ、電気的に接続する。
（効果）
本発明によれば、チャネル長さＬｃｈ、第１のＮ−低濃度拡散層１０４―２、１０４−３、第３のＮ型不純物濃度拡散層１１７―１、１１７−２の各々の水平方向における位置と寸法、並びにゲート電極１１１の第１端部１１１−１及び第２端部１１１−２の水平方向における位置、更には、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、全て、単一のリソグラフィー行程により画定された単一のシリコン酸化膜パターン１０２で画定される。よって、第１のＮ−低濃度拡散層１０４―２、１０４−３、第３のＮ型不純物濃度拡散層１１７―１、１１７−２及びゲート電極１１１は、水平方向でみて、互いに自己整合すると共に、位置ずれが生じない。
また、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、単一のシリコン酸化膜パターン１０２で全て画定される。従って、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とは、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。換言すると、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に自己整合的にオーバーラップしている。
典型的には、図３６に示す寸法Ｌｃｈ、Ｌ１、Ｌ２、Ｌ３及びＬ４が同一値（Ｌｃｈ＝Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第２の部分１０２―２の幅Ｌｃｈと、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２と、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４が同一値でもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図３６に示す寸法Ｌ１とＬ２とを同一値（Ｌ１＝Ｌ２）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し、水平方向でみて、対称となる。
また、図３６に示す寸法Ｌ１とＬ２とを非同一値（Ｌ１≠Ｌ２）とし、更に寸法Ｌ３とＬ４とを非同一値（Ｌ３≠Ｌ４）となるようシリコン酸化膜パターン１０２を規定してもよい。即ち、シリコン酸化膜パターン１０２の第１の部分１０２―１と第２の部分１０２―２との間のスペースの幅Ｌ１と、シリコン酸化膜パターン１０２の第２の部分１０２―２と第３の部分１０２―３との間のスペースの幅Ｌ２とを非同一値とし、シリコン酸化膜パターン１０２の第１の部分１０２―１の幅Ｌ３と、シリコン酸化膜パターン１０２の第３の部分１０２―３の幅Ｌ４とを非同一値としてもよい。この場合、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し自己整合的にオーバーラップする。また、ソース側の第３のＮ型不純物濃度拡散層１１７―１の高濃度領域及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２の高濃度領域は、ゲート電極１１１に対し自己整合的にオフセットする。即ち、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１、ドレイン側のゲートオーバーラップ量Ｌ２は、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。更に、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３は、ゲート電極１１１に対し、水平方向でみて、非対称となる。
従って、チャネル長さＬｃｈ、ソース側のゲートオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２は、シリコン酸化膜パターン１０２を規定する一回のリソグラフィー行程で決まるため、複数回のパターニング行程における合わせずれによる、設計値からのばらつきがない。
従って、第３の実施形態に係る本発明は、以下の効果を奏する。
第１の効果として、第１の低濃度拡散層１０４−２、１０４−３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せずれが生じない。このため、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のオーバーラップ寸法Ｌ１の設計値からのずれが生じない。更に、電界緩和層として働くドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のオーバーラップ寸法Ｌ２の設計値からのずれが生じない。即ち、ソース側のオーバーラップ量Ｌ１及びドレイン側のゲートオーバーラップ量Ｌ２にばらつきが生じないため、素子特性にばらつきを与えることがない。
第２の効果として、本発明に係る自己整合的に形成されたゲートオーバーラップ構造は、ソース側のゲートオーバーラップ量Ｌ１とドレイン側のゲートオーバーラップ量Ｌ２とが等しい。よって、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称的なゲートオーバーラップ構造を形成することが可能となる。一方、非自己整合的に形成されたゲートオーバーラップ構造では、ゲートオーバーラップ量の合わせずれを許容する。この合わせずれの許容は、ゲートオーバーラップ構造が、チャネル領域を基準として、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。一方、本発明によれば、ゲートオーバーラップ構造を自己整合的に形成するので、ゲートオーバーラップ量の合わせずれが生じない。このため、自己整合的に形成されたゲートオーバーラップ構造は、ゲート電極１１１及びチャネル領域を基準として、水平方向位置でみて、対称となる。結果、素子特性のばらつきを低減する。更に、歩留まりの向上が図れる。
第３の効果として、電界緩和層として働くソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、ソース側の第１のＮ−低濃度拡散層１０４―２とゲート電極１１１とのソース側のゲートオーバーラップ量Ｌ１、並びに、ドレイン側の第１のＮ−低濃度拡散層１０４―３とゲート電極１１１とのドレイン側のゲートオーバーラップ量Ｌ２とを決定することが可能となる。非自己整合的にゲートオーバーラップ構造を形成する場合、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２に、前述のパターニングの合せ余裕を足し合わせた寸法を設計値とする必要がある。これに対し、自己整合にゲートオーバーラップ構造を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされるゲートオーバーラップ寸法Ｌ１、Ｌ２をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の改善が得られ、その結果、素子の縮小が可能となる。
第４の効果として、ソース側の第１のＮ−低濃度拡散層１０４―２及びドレイン側の第１のＮ−低濃度拡散層１０４―３、並びに、ソース側の第３のＮ型不純物濃度拡散層１１７―１及びドレイン側の第３のＮ型不純物濃度拡散層１１７―２を、１回の垂直方向のイオン打ち込みと、１回の斜め方向のイオン打ち込みとで形成することができるため、前述の第１及び第２の実施形態と比較して、イオン注入行程の回数が１回少ない。
尚、前述の第１乃至第３の実施の形態によれば、第１のＮ−低濃度拡散層１０４―２、１０４−３を形成するためのパターニングと、ゲート電極１１１を形成するためのパターニングとの合せ余裕を考慮せずに、第１のＮ−低濃度拡散層１０４―２、１０４−３とゲート電極１１１とのオーバーラップ寸法を決定することが可能となる。合せ余裕を考慮する場合、オーバーラップ寸法を少なくとも約１．０μｍ必要とした。例えば、４０Ｖ耐圧を有するＭＯＳトランジスタの場合、オーバーラップ寸法は約２μｍ必要とした。しかし、本発明に係る自己整合的に形成されたゲートオーバーラップ構造によれば、ゲートオーバーラップ寸法を０．５μｍに縮小可能となる。
尚、上記第１乃至第３実施形態ではＮ型ＭＯＳＦＥＴについて記載したが、異なるイオン種を用いることによりＰ型ＭＯＳＦＥＴに、本発明を適用することが可能である。更に、前記ゲート電極は、不純物を有するポリシリコン層から構成したが、必ずしもこれに限るものではなく、更なる低抵抗化を図るため、前記ゲート電極の上部領域をシリサイド層又はサリサイド層で構成してもよい。前述した各層の厚さや各層の不純物濃度は、あくまで一例にすぎず、設計変更可能であることはいうまでもない。
本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。 本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造方法における一行程を示す部分縦断面図及び部分平面図である。
符号の説明
１０００ 活性領域
１０１ Ｐ型単結晶シリコン基板
１０２ シリコン酸化膜パターン
１０２−１ シリコン酸化膜パターンの第１の部分
１０２−２ シリコン酸化膜パターンの第２の部分
１０２−３ シリコン酸化膜パターンの第３の部分
１０３ レジストパターン
１０３−１ レジストパターンの第１の部分
１０３−２ レジストパターンの第２の部分
１０３−３ レジストパターンの第３の部分
１０４ 第１のＮ−低濃度拡散層
１０４−２ ソース側の第１のＮ−低濃度拡散層
１０４−３ ドレイン側の第１のＮ−低濃度拡散層
１０５ レジストパターン
１０６ 第１のＮ＋高濃度拡散層
１０６−１ ソース側の第１のＮ＋高濃度拡散層
１０６−２ ドレイン側の第１のＮ＋高濃度拡散層
１０７ レジストパターン
１０８ ゲート酸化膜
１０９ ポリシリコン膜
１１０ レジストパターン
１１１ ゲート電極
１１１−１ ゲート電極の第１端部
１１１−２ ゲート電極の第２端部
１１２ レジストパターン
１１３ 第２のＮ−低濃度拡散層
１１３−１ ソース側の第２のＮ−低濃度拡散層
１１３−２ ドレイン側の第２のＮ−低濃度拡散層
１１４ 層間絶縁膜
１１５―１ ソースコンタクト
１１５−２ ドレインコンタクト
１１６―１ ソース配線層
１１６−２ ドレイン配線層
１１７ 第３のＮ型不純物濃度拡散層
１１７−１ ソース側の第３のＮ型不純物濃度拡散層
１１７−２ ドレイン側の第３のＮ型不純物濃度拡散層
１２１ フィールド酸化膜
Ｌｃｈ チャネル長さ
Ｌ１ ソース側のゲートオーバーラップ量
Ｌ２ ドレイン側のゲートオーバーラップ量
Ｌ３ ゲート電極の第１端部とソース側の第１のＮ＋高濃度拡散層との距離
Ｌ４ ゲート電極の第２端部とドレイン側の第１のＮ＋高濃度拡散層との距離

Claims (32)

  1. 第１の幅を有する第１の部分と、第２の幅を有する第１のスペースを介して前記第１の部分から離間すると共に第３の幅を有する第２の部分とを少なくとも含む第１の絶縁膜パターンを、半導体基板の上方に形成する行程と、
    少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中であって少なくとも前記第１のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第２の幅で画定される幅を有する第１の不純物拡散層を選択的に形成する行程と、
    前記第２の部分を除去する行程と、
    前記第１の部分の一端部により画定される第１端部を有すると共に前記第１の不純物拡散層と自己整合的にオーバーラップする有効部分を含むゲート電極を、前記半導体基板の上方に形成する行程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記第１の絶縁膜パターンは、第４の幅を有する第２のスペースを介して前記第２の部分から離間すると共に第５の幅を有する第３の部分を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記不純物のイオン注入を行うことで、前記第１の不純物拡散層を形成すると同時に、前記第２のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第４の幅で画定される幅を有する第２の不純物拡散層を選択的に形成すると共に、前記第２の部分の下方に、前記第３の幅で画定されるチャネル長さを有するチャネル領域を画定する行程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の幅及び前記第４の幅は互いに等しいことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第２の幅及び前記第４の幅は互いに異なることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記有効部分は、前記ゲート絶縁膜上に延在すると共に、前記第３の部分の一端部により画定される第２端部を更に有し、
    前記ゲート電極は、前記有効部分の前記第１端部及び前記第２端部から外側へ延在すると共に、それぞれ、前記第１の部分及び前記第３の部分を介して前記ゲート絶縁膜から上方に離間する無効部分を更に含むことを特徴とする請求項３乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記ゲート電極の形成後、少なくとも前記ゲート電極をマスクとして、前記半導体基板を回転させながら、不純物イオンを斜め方向から打ち込み、前記第１の部分及び前記第３の部分を斜め方向で貫通させ前記半導体基板中に不純物イオンを注入することで、少なくとも前記第１の部分の下方に延在すると共に、前記第１の不純物拡散層の一端部に接する第３の不純物拡散層と、少なくとも前記第３の部分の下方に延在すると共に、前記第２の不純物拡散層の一端部に接する第４の不純物拡散層とを、選択的に形成する行程を更に含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記ゲート電極の形成後、前記第１の部分及び前記第３の部分を除去する行程と、
    少なくとも前記ゲート電極をマスクとして、前記半導体基板を回転させながら、不純物イオンを斜め方向から打ち込み、前記半導体基板中に不純物イオンを注入することで、少なくとも前記第１の部分の下方に延在すると共に、前記第１の不純物拡散層の一端部に接する第３の不純物拡散層と、少なくとも前記第３の部分の下方に延在すると共に、前記第２の不純物拡散層の一端部に接する第４の不純物拡散層とを、選択的に形成する行程を更に含むことを特徴とする請求項６に記載のゲートオーバーラップ構造の形成方法。
  9. 前記斜め方向からの不純物イオンの打ち込みを行う前に、前記ゲート電極上に第１のレジストパターンを形成する行程を更に含むことで、前記ゲート電極及び前記第１のレジストパターンをマスクとして使用し、前記斜め方向からのイオン注入を行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記第１及び第２の不純物拡散層の形成後であって、前記第３及び第４の不純物拡散層の形成前に、前記第１の絶縁膜パターンの少なくとも前記第１及び第２のスペースを覆う第２のレジストパターンを形成する行程と、
    前記第２のレジストパターン及び前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中であって少なくとも前記第１部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第１の部分から前記第１の幅に相当する距離だけ離間した第５の不純物拡散層と、前記半導体基板中であって少なくとも前記第３部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第３の部分から前記第５の幅に相当する距離だけ離間した第６の不純物拡散層とを選択的に形成する行程を更に含む請求項３乃至９のいずれかに記載の半導体装置の製造方法。
  11. 前記第２の部分を除去する行程の後であって、前記ゲート電極を形成する行程の前に、前記半導体基板上に、ゲート絶縁膜を形成する行程を更に含むことを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
  12. 第１の幅を有する第１の部分と、第２の幅を有する第１のスペースを介して前記第１の部分から離間すると共に第３の幅を有する第２の部分と、第４の幅を有する第２のスペースを介して前記第２の部分から離間すると共に第５の幅を有する第３の部分とを少なくとも含む第１の絶縁膜パターンを、半導体基板の上方に形成する行程と、
    少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中であって前記第１のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第２の幅で画定される幅を有する第１の不純物拡散層と、前記半導体基板中であって前記第２のスペースの下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第４の幅で画定される幅を有する第２の不純物拡散層とを選択的に形成すると共に、前記第２の部分の下方に、前記第３の幅で画定されるチャネル長さを有するチャネル領域を画定する行程と、
    前記第２の部分を除去することで、前記半導体基板のチャネル領域を露出する行程と、
    少なくとも前記第１及び第２の不純物拡散層上及び前記チャネル領域上に、ゲート絶縁膜を形成する行程と、
    前記第１の部分の一端部により画定される第１端部と前記第３の部分の一端部により画定される第２端部とを有すると共に前記第１及び第２の不純物拡散層と自己整合的にオーバーラップする有効部分を含む、ゲート電極を、前記ゲート絶縁膜上に形成する行程と、
    前記第１及び第２の不純物拡散層の外側端部にそれぞれ接する第３及び第４の不純物拡散層を形成する行程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記不純物のイオン注入を行うことで、前記第１及び第２の不純物拡散層を形成すると同時に、前記半導体基板中であって前記第１の部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第１の幅に相当する距離だけ前記第１の不純物拡散層から離間した第３の不純物拡散層と、前記半導体基板中であって前記第３の部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第４の幅に相当する距離だけ前記第２の不純物拡散層から離間した第４の不純物拡散層とを形成する行程を更に含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第２の幅及び前記第４の幅は互いに等しいことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第２の幅及び前記第４の幅は互いに異なることを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記ゲート電極は、
    前記有効部分の前記第１端部及び前記第２端部から外側へ延在すると共に、それぞれ、前記第１の部分及び前記第３の部分を介して前記ゲート絶縁膜から上方に離間する無効部分を更に含むことを特徴とする請求項１３乃至１５のいずれかに記載の半導体装置の製造方法。
  17. 前記ゲート電極の形成後、少なくとも前記ゲート電極をマスクとして、前記半導体基板を回転させながら、不純物イオンを斜め方向から打ち込み、前記第１の部分及び前記第３の部分を斜め方向で貫通させ前記半導体基板中に不純物イオンを注入することで、少なくとも前記第１の部分の下方に延在すると共に、前記第１の不純物拡散層の一端部に接する第３の不純物拡散層と、少なくとも前記第３の部分の下方に延在すると共に、前記第２の不純物拡散層の一端部に接する第４の不純物拡散層とを、選択的に形成する行程を更に含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記ゲート電極の形成後、前記第１の部分及び前記第３の部分を除去する行程と、
    少なくとも前記ゲート電極をマスクとして、前記半導体基板を回転させながら、不純物イオンを斜め方向から打ち込み、前記半導体基板中に不純物イオンを注入することで、少なくとも前記第１の部分の下方に延在すると共に、前記第１の不純物拡散層の一端部に接する第３の不純物拡散層と、少なくとも前記第３の部分の下方に延在すると共に、前記第２の不純物拡散層の一端部に接する第４の不純物拡散層とを、選択的に形成する行程を更に含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
  19. 前記斜め方向からの不純物イオンの打ち込みを行う前に、前記ゲート電極上に第１のレジストパターンを形成する行程を更に含むことで、前記ゲート電極及び前記第１のレジストパターンをマスクとして使用し、前記斜め方向からのイオン注入を行うことを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
  20. 前記第１及び第２の不純物拡散層の形成後であって、前記第３及び第４の不純物拡散層の形成前に、前記第１の絶縁膜パターンの少なくとも前記第１及び第２のスペースを覆う第２のレジストパターンを形成する行程と、
    前記第２のレジストパターン及び前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中であって少なくとも前記第１部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第１の部分から前記第１の幅に相当する距離だけ離間した第５の不純物拡散層と、前記半導体基板中であって少なくとも前記第３部分の外側の下方に、前記第１の絶縁膜パターンに対し自己整合し、且つ前記第３の部分から前記第５の幅に相当する距離だけ離間した第６の不純物拡散層とを選択的に形成する行程を更に含む請求項１３乃至１９のいずれかに記載の半導体装置の製造方法。
  21. 半導体基板の上方に設けられたゲート絶縁膜と、
    前記半導体基板の上方に設けられると共に、第１の幅を有する第１の部分を少なくとも含む第１の絶縁膜パターンと、
    前記ゲート絶縁膜上に設けられると共に前記第１の部分の一端部により画定される第１端部を有する、有効部分を含むゲート電極と、
    前記第１の部分及び前記第１端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第２の幅を有する第１の不純物拡散層とを含むことを特徴とする半導体装置。
  22. 前記第１の絶縁膜パターンは、前記第１の部分から離間した第３の幅を有する第２の部分を更に含み、
    前記ゲート電極は、前記第２の部分の一端部により画定される第２端部を更に有し、
    前記第２の部分及び前記ゲート電極の前記第２端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第４の幅を有する第２の不純物拡散層とを更に含むことを特徴とする請求項２１に記載の半導体装置。
  23. 前記第２の幅及び前記第４の幅は互いに等しいことを特徴とする請求項２２に記載の半導体装置。
  24. 前記第２の幅及び前記第４の幅は互いに異なることを特徴とする請求項２２に記載の半導体装置。
  25. 前記ゲート電極は、前記ゲート絶縁膜上に延在すると共に、前記第１の部分及び前記第２の部分との間で画定される有効部分と、前記第１の部分上及び前記第２の部分上に延在する無効部分とからなることを特徴とする請求項２２乃至２４のいずれかに記載の半導体装置。
  26. 半導体基板の上方に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に延在すると共に、第１及び第２端部を有する有効部分と、前記有効部分の前記第１及び第２端部から外側に延在すると共に、前記ゲート絶縁膜から上方に離間した無効部分とからなるゲート電極と、
    前記ゲート電極の前記第１端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第１の幅を有する第１の不純物拡散層とを含むことを特徴とする半導体装置。
  27. 前記ゲート電極の前記第２端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第２の幅を有する第２の不純物拡散層を更に含むことを特徴とする請求項２６に記載の半導体装置。
  28. 前記第１の幅及び前記第２の幅は互いに等しいことを特徴とする請求項２７に記載の半導体装置。
  29. 前記第１の幅及び前記第２の幅は互いに異なることを特徴とする請求項２７に記載の半導体装置。
  30. 半導体基板の上方に設けられたゲート絶縁膜と、
    前記半導体基板の上方に設けられると共に、第１の幅を有する第１の部分と、前記第１の部分から離間した第２の幅を有する第２の部分とを少なくとも含む第１の絶縁膜パターンと、
    前記ゲート絶縁膜上に設けられると共に前記第１の部分の一端部により画定される第１端部と前記第２の部分の一端部により画定される第２端部とを有する有効部分を含むゲート電極と、
    前記第１の部分及び前記第１端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第３の幅を有する第１の不純物拡散層と、
    前記第２の部分及び前記第２端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第４の幅を有する第２の不純物拡散層とを含むことを特徴とする半導体装置。
  31. 前記ゲート電極は、前記第１の部分上及び前記第２の部分上に延在する無効部分更に含むことを特徴とする請求項３０に記載の半導体装置。
  32. 半導体基板の上方に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に延在すると共に、第１及び第２端部を有する有効部分と、前記有効部分の前記第１及び第２端部から外側に延在すると共に、前記ゲート絶縁膜から上方に離間した無効部分とからなるゲート電極と、
    前記ゲート電極の前記第１端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第１の幅を有する第１の不純物拡散層と、
    前記ゲート電極の前記第２端部に対し自己整合し、前記ゲート電極にオーバーラップすると共に、第２の幅を有する第２の不純物拡散層とを含むことを特徴とする半導体装置。
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