JP2004235527A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 46
- 230000015556 catabolic process Effects 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Abstract
【課題】高耐圧トランジスタを形成する際のエッチングダメージを、別工程による保護膜を形成することなく回避する。
【解決手段】高耐圧トランジスタを形成する領域に、ゲート酸化膜４Ａを介して基板１内にＰ−型ドレイン層５を形成し、当該ゲート酸化膜４Ａ上にゲート電極として機能を有するゲート電極６Ａ、ダミーゲート電極６Ｂを同時に形成する。その後、表面全面にＣＶＤ酸化膜９を形成して、このＣＶＤ酸化膜９を異方性エッチングして、ゲート電極６Ａ、ダミーゲート電極６Ｂの片側にサイドウォールスペーサ１２を形成する。ゲート電極６Ａとダミーゲート電極６Ｂとの間のギャップには、当該サイドウォールスペーサ１２と同質のサイドウォールスペーサ１２Ａが完全に充填される。
【選択図】 図８
【解決手段】高耐圧トランジスタを形成する領域に、ゲート酸化膜４Ａを介して基板１内にＰ−型ドレイン層５を形成し、当該ゲート酸化膜４Ａ上にゲート電極として機能を有するゲート電極６Ａ、ダミーゲート電極６Ｂを同時に形成する。その後、表面全面にＣＶＤ酸化膜９を形成して、このＣＶＤ酸化膜９を異方性エッチングして、ゲート電極６Ａ、ダミーゲート電極６Ｂの片側にサイドウォールスペーサ１２を形成する。ゲート電極６Ａとダミーゲート電極６Ｂとの間のギャップには、当該サイドウォールスペーサ１２と同質のサイドウォールスペーサ１２Ａが完全に充填される。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧ＭＯＳトランジスタの製造方法に関し、特に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが、同一基板上に混載されたＣＭＯＳ型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバーＩＣでは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に形成する。ドライバー回路等の高電源（約４０Ｖ程度）が供給される回路については、高耐圧ＭＯＳトランジスタで構成され、シフトレジスタ等の低電源（約３．３Ｖ程度）が供給される回路については、低耐圧ＭＯＳトランジスタで構成される。
【０００３】
このような高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載した半導体装置（図１４）の製造方法については、以下の図９〜図１３を参照しながら説明する。
【０００４】
図９に示すように、Ｎ型のシリコンよりなる半導体基板１０１にＰ型ウエル領域１０２を形成し、選択酸化法によりＬＯＣＯＳ酸化膜１０３を形成し、当該ＬＯＣＯＳ酸化膜１０３を除く基板１０１表面の高耐圧ＭＯＳトランジスタ領域にゲート絶縁膜１０４Ａを、低耐圧ＭＯＳトランジスタ領域にゲート絶縁膜１０４Ｂをそれぞれ形成する。
【０００５】
そして、高耐圧ＭＯＳトランジスタ領域の所望位置にＰ−型ドレイン層１０５を形成する。
【０００６】
次に、図１０に示すように高耐圧ＭＯＳトランジスタ領域のゲート絶縁膜１０４Ａ上にゲート電極１０６Ａを、低耐圧ＭＯＳトランジスタ領域のゲート絶縁膜１０４Ｂ上にゲート電極１０６Ｂをそれぞれ形成する。
【０００７】
次に、図１１に示すように低耐圧ＭＯＳトランジスタ領域に、当該ゲート電極１０６Ｂをマスクとして、イオン注入してＰ型ウエル領域１０２内にＮ−型ソース層１０７、Ｎ−型ドレイン層１０８を形成する。
【０００８】
次に、図１２に示すように全面にＣＶＤ酸化膜１０９を被覆し、当該ＣＶＤ酸化膜１０９上にレジスト膜１１０を形成する。当該レジスト膜１１０はＰ−型ドレイン層１０５の上方に開口部１１１を形成するように残し、当該Ｐ−型ドレイン層１０５の上方及びゲート電極１０６Ａの一部上方以外のレジスト膜１１０をすべて除去する。
【０００９】
次に、図１３に示すように残したレジスト膜１１０をマスクとして、当該ＣＶＤ酸化膜１０９をエッチングする。この結果、ゲート電極１０６Ａの一端と、ゲート電極１０６Ｂの両端にサイドウォールスペーサ１１２が形成される。そして、ゲート電極１０６Ａの他端にはＣＶＤ酸化膜１０９を残した保護膜１０９Ａが形成される。また、開口部１１１に露出されたＣＶＤ酸化膜１０９はエッチングされて注入口１１３が形成される。
【００１０】
ここで、保護膜１０９Ａはサイドウォールスペーサ１１２を形成する際に、高耐圧ＭＯＳトランジスタ領域の表面がエッチングによりダメージを受けることを防ぐために設けたものである。
【００１１】
最後に、図１４に示すようにレジスト膜１１０を除去した後に、イオン注入してＰ＋型ソース層１１５、Ｐ型＋ドレイン層１１６、Ｎ＋型ソース層１１８、Ｎ＋型ドレイン層１１９をそれぞれ形成する。
【００１２】
そして、全面に層間絶縁膜１２０を被覆して、Ｐ＋型ソース層１１５、Ｐ＋型ドレイン層１１６、Ｎ＋型ソース層１１８、Ｎ＋型ドレイン層１１９上の層間絶縁膜１２０にコンタクトホール１２１を設け、当該コンタクトホール１２１を充填するように電極層１２２を形成する。
【００１３】
これにより、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置（図１４）が完成する。
【００１４】
上述した技術は、例えば以下の特許文献１に記載されている。
【００１５】
【特許文献１】
特開平９−４５７９０号公報
【００１６】
【発明が解決しようとする課題】
上述した技術においては図１４に見られるように、高耐圧ＭＯＳトランジスタでは、ゲート電極１０６Ａのサイドウォールスペーサ１１２を形成する際に、オフセット部のＰ−型ドレイン層１０５へのエッチングによるダメージを避けるために保護膜１０９Ａを形成した。しかし、この工程では保護膜１０９Ａを形成するためにレジスト膜１１０を別途形成することとなり、工程数が増加、複雑化するという欠点があった。
【００１７】
【課題を解決するための手段】
本発明は、上記欠点に鑑みなされたものであり、高耐圧ＭＯＳトランジスタの半導体装置の製造過程において、高耐圧ＭＯＳトランジスタ領域に保護膜１０９Ａを別途形成することなく、オフセット部のエッチングダメージを回避する半導体装置の製法方法を提供するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図８を用いて詳細に説明する。
【００１９】
図１に示すように、Ｎ型のシリコンからなる半導体基板１上の低耐圧トランジスタ領域の所望位置にＰ型不純物（例えば、ボロン）を６０ＫｅＶ 、ドーズ量６．０×１０１２／ｃｍ２にてイオン注入し熱拡散により、Ｐ型ウエル領域２を形成する。次に、選択酸化法によりＬＯＣＯＳ酸化膜３を形成し、当該ＬＯＣＯＳ酸化膜３を除く基板１の表面に熱酸化して、ゲート絶縁膜４Ａ、４Ｂを形成する。ゲート絶縁膜４Ａは高耐圧トランジスタ領域のゲート絶縁膜となり、ゲート絶縁膜４Ｂは低耐圧トランジスタ領域のゲート絶縁膜となる。尚、ゲート絶縁膜４Ａ、４Ｂの膜厚は共に１５０Å程度である。
【００２０】
ここで、高耐圧トランジスタ領域のゲート絶縁膜４Ａについては耐圧を考慮して厚く（例えば４００Å程度に）形成し、低耐圧トランジスタ領域のゲート絶縁膜４Ｂは、薄く（例えば１５０Å程度に）形成してもよい。
【００２１】
次に、全面に不図示なレジスト膜を形成して、高耐圧トランジスタ領域の所望位置に開口部を形成して、Ｐ型不純物（例えば、ボロン）を３５ＫｅＶ 、ドーズ量３．５Ｅ１２／ｃｍ２にてイオン注入し熱拡散により、図２に示すように低濃度のＰ−型ドレイン層５を形成する。
【００２２】
次に、図３に示すように、ゲート絶縁膜４Ａ上にゲート電極６Ａ、ダミーゲート電極６Ｂ、６Ｃを、ゲート絶縁膜４Ｂ上にゲート電極６Ｄをそれぞれ形成する。当該ゲート電極６Ａ、６Ｄ及びダミーゲート電極６Ｂ、６Ｃは、ポリサイド構造を採用し、例えばポリシリコン上にタングステンシリサイド等の高融点金属を積層して形成する。ここで、ゲート電極６Ａの右端部とＰ−型ドレイン層５の左端部とが一致するように形成し、当該ゲート電極６Ａの左端部はＰ−型ドレイン層５の外側へと離れて延在するように形成する。
【００２３】
ゲート電極６Ａとダミーゲート電極６Ｂとは、一定の離間距離Ｌを有するように、Ｐ−型ドレイン層５上に形成する。ゲート電極６Ａとダミーゲート電極６Ｂとは、完全に離間しているため電気的に導通することはない。
【００２４】
ここで、本発明において当該一定の離間距離Ｌとは０．３μｍ以下をいう。仮に当該一定の離間距離Ｌが０．３μｍよりも大きな値となる場合を想定すると、後述するＣＶＤ酸化膜９がゲート電極６Ａ、ダミーゲート電極６Ｂ間を完全に充填できなくなる虞があるためである。
【００２５】
ダミーゲート電極６Ｃは、Ｐ−型ドレイン層５の右端部上と一致するように、ゲート絶縁膜４Ａ上に形成するゲート電極である。ここで、ダミーゲート電極６Ｂとダミーゲート電極６Ｃとの離間距離は、後述する図６のＰ＋型ドレイン層１６を形成するのに十分な距離であれば、特に制限はない。
【００２６】
ゲート電極６Ｄは低耐圧トランジスタ領域のゲート電極であり、ゲート絶縁膜４Ｂ上の所望位置に形成する。
【００２７】
次に、図４に示すように低耐圧トランジスタ領域に、高耐圧トランジスタ領域上に形成されたレジスト膜（不図示）及びゲート電極６Ｄをマスクにして、Ｎ型不純物を（例えば、リン）を４０ＫｅＶ 、ドーズ量３．０×１０１２／ｃｍ２にてイオン注入し熱拡散により、低濃度のＮ−型ソース層７、Ｎ−型ドレイン層８を、Ｐ型ウエル領域２内に同時に形成する。
【００２８】
次に、図５に示すように、高耐圧トランジスタ領域と低耐圧トランジスタ領域の表面全面に、例えばＬＰＣＶＤ法によりＳｉＯ２からなるＣＶＤ酸化膜９を、厚さ０．２５μｍ程度となるように形成する。
【００２９】
次に、図６（ａ）に示すように、当該ＣＶＤ酸化膜９をＣＨＦ３、ＣＦ４の混合ガスを用いて異方性エッチングする。これにより、ゲート電極６Ａ、６Ｄ及びダミーゲート電極６Ｂ、６Ｃにサイドウォールスペーサ１２、１２Ａが形成される。ゲート電極６Ａ、ダミーゲート電極６Ｂでは、片側だけにサイドウォールスペーサ１２が形成され、ゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップには、ＣＶＤ酸化膜９が完全に埋め込まれ、サイドウォールスペーサ１２Ａが形成される。また、ダミーゲート電極６Ｃとゲート電極６Ｄの両端には、サイドウォールスペーサ１２が形成される。
【００３０】
このとき、サイドウォールスペーサ１２の横幅はおおよそ０．１５μｍ程度であり、サイドウォールスペーサ１２Ａの幅（ゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップ）は上述した図３の距離Ｌと同じ０．３μｍ程度となる。これは、近年の微細化技術ではサイドウォールスペーサ１２の横幅は０．１５μｍ程度であることが一般化しつつあることに注目し、ゲート電極６Ａとダミーゲート電極６Ｂとのサイドウォールスペーサを両側から形成することで、ゲート電極６Ａ、ダミーゲート電極６Ｂ間が他方のサイドウォールスペーサと互いに接触するように意図したものである。
【００３１】
その結果、ゲート電極６Ａ、ダミーゲート電極６Ｂ間の一定距離Ｌが０．３μｍ以下となれば、サイドウォールスペーサ１２Ａがゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップを完全に埋め込み、ゲート電極６Ａ、ダミーゲート電極６Ｂ間のゲート絶縁膜４Ａを露出することはない。
【００３２】
逆に、一定距離Ｌが０．３μｍよりも大きくなると、ゲート電極６Ａ、６Ｂから形成されたサイドウォールスペーサ１２では、一定距離Ｌ内に隙間（ゲート絶縁膜４Ａの露出）が生じてしまい、当該露出面がエッチングダメージの原因となるので不適切である。
【００３３】
尚、当該異方性エッチングにより、基板１上の後述するＰ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９の形成領域にダメージ層が形成される。しかし、このダメージを受けた基板１上に形成されるＰ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９の形成領域は、本発明の半導体装置の動作にほとんど影響がない。ここで、ダミーゲート電極６Ｂ、６Ｃはゲート電極６Ａと電気的に完全に隔離したものであり、ゲート電極としての機能は一切ない。これは、当該ダミーゲート電極６Ｂ下に、後述するオフセット部を形成するためである。
【００３４】
次に、図６（ｂ）に示すように、低耐圧トランジスタ領域にレジスト膜（不図示）を形成して、ゲート電極６Ａ及びダミーゲート電極６Ｂ、６Ｃをマスクにして高濃度のＰ＋型ソース層１５、Ｐ＋型ドレイン層１６をそれぞれ形成する。このとき、Ｐ＋型ソース層１５とＰ＋型ドレイン層１６とは、イオン注入し熱拡散により同時に形成してもよい。
【００３５】
同様に、高耐圧トランジスタ領域にレジスト膜（不図示）を形成して、ゲート電極６Ｄをマスクにして高濃度のＮ＋型ソース層１８、Ｎ＋型ドレイン層１９を、Ｐ型ウエル領域２内にそれぞれ形成する。このとき、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９とは、イオン注入し熱拡散により同時に形成してもよい。
【００３６】
また、図６（ｂ）中の距離Ｄはゲート電極６Ａの右端からＰ＋型ドレイン層１６の左端までの部分の距離、即ちオフセット部の長さを示す。当該距離Ｄの上方にダミーゲート電極６Ｂが配置されるように形成しているので、このオフセット部にダメージは一切ない。
【００３７】
次に、図７に示すように、高耐圧トランジスタ領域と低耐圧トランジスタ領域の表面全面にＢＰＳＧ膜からなる層間絶縁膜２０を形成する。その後、当該層間絶縁膜２０をエッチングして、Ｐ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９上にコンタクトホール２１を形成する。
【００３８】
次に、図８に示すように、当該コンタクトホール２１を完全に充填するように電極層２２を形成して、本発明の高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置が完成する。
【００３９】
尚、本実施形態では高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置を開示したが、本発明には低耐圧ＭＯＳトランジスタを同一基板上に有さない高耐圧ＭＯＳトランジスタだけの場合も含まれる。
【００４０】
また、本実施形態ではダミーゲート電極６Ｃは、必須な構成要素ではないため、当該ダミーゲート電極６Ｃを形成しないダミーゲート電極６Ｂだけの高耐圧ＭＯＳトランジスタであってもよい。
【００４１】
以上、本実施形態によれば高耐圧ＭＯＳトランジスタのオフセット部の上方に、ゲート絶縁膜４Ａを介してゲート電極６Ａに隣接するようにダミーゲート電極６Ｂを形成することで、異方性エッチングによるダメージを防止することができる。
【００４２】
この結果、従来技術（図１３）に見られるような保護膜１０９Ａを別途形成する必要はなく、工程数の削減が図れ、コスト面で優れている半導体装置の製造方法が可能となる。
【００４３】
【発明の効果】
本発明によれば、高耐圧ＭＯＳトランジスタのオフセット部の上方に、ゲート電極に隣接するようにダミーゲート電極を形成することで、サイドウォールスペーサを形成する際の異方性エッチングによるダメージを防止することができる。
【００４４】
この結果、従来技術に見られるような保護膜を別途形成する必要はなく、工程数の削減が図れ、コスト面で優れている半導体装置の製造方法が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
【発明の属する技術分野】
本発明は、高耐圧ＭＯＳトランジスタの製造方法に関し、特に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが、同一基板上に混載されたＣＭＯＳ型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバーＩＣでは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に形成する。ドライバー回路等の高電源（約４０Ｖ程度）が供給される回路については、高耐圧ＭＯＳトランジスタで構成され、シフトレジスタ等の低電源（約３．３Ｖ程度）が供給される回路については、低耐圧ＭＯＳトランジスタで構成される。
【０００３】
このような高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載した半導体装置（図１４）の製造方法については、以下の図９〜図１３を参照しながら説明する。
【０００４】
図９に示すように、Ｎ型のシリコンよりなる半導体基板１０１にＰ型ウエル領域１０２を形成し、選択酸化法によりＬＯＣＯＳ酸化膜１０３を形成し、当該ＬＯＣＯＳ酸化膜１０３を除く基板１０１表面の高耐圧ＭＯＳトランジスタ領域にゲート絶縁膜１０４Ａを、低耐圧ＭＯＳトランジスタ領域にゲート絶縁膜１０４Ｂをそれぞれ形成する。
【０００５】
そして、高耐圧ＭＯＳトランジスタ領域の所望位置にＰ−型ドレイン層１０５を形成する。
【０００６】
次に、図１０に示すように高耐圧ＭＯＳトランジスタ領域のゲート絶縁膜１０４Ａ上にゲート電極１０６Ａを、低耐圧ＭＯＳトランジスタ領域のゲート絶縁膜１０４Ｂ上にゲート電極１０６Ｂをそれぞれ形成する。
【０００７】
次に、図１１に示すように低耐圧ＭＯＳトランジスタ領域に、当該ゲート電極１０６Ｂをマスクとして、イオン注入してＰ型ウエル領域１０２内にＮ−型ソース層１０７、Ｎ−型ドレイン層１０８を形成する。
【０００８】
次に、図１２に示すように全面にＣＶＤ酸化膜１０９を被覆し、当該ＣＶＤ酸化膜１０９上にレジスト膜１１０を形成する。当該レジスト膜１１０はＰ−型ドレイン層１０５の上方に開口部１１１を形成するように残し、当該Ｐ−型ドレイン層１０５の上方及びゲート電極１０６Ａの一部上方以外のレジスト膜１１０をすべて除去する。
【０００９】
次に、図１３に示すように残したレジスト膜１１０をマスクとして、当該ＣＶＤ酸化膜１０９をエッチングする。この結果、ゲート電極１０６Ａの一端と、ゲート電極１０６Ｂの両端にサイドウォールスペーサ１１２が形成される。そして、ゲート電極１０６Ａの他端にはＣＶＤ酸化膜１０９を残した保護膜１０９Ａが形成される。また、開口部１１１に露出されたＣＶＤ酸化膜１０９はエッチングされて注入口１１３が形成される。
【００１０】
ここで、保護膜１０９Ａはサイドウォールスペーサ１１２を形成する際に、高耐圧ＭＯＳトランジスタ領域の表面がエッチングによりダメージを受けることを防ぐために設けたものである。
【００１１】
最後に、図１４に示すようにレジスト膜１１０を除去した後に、イオン注入してＰ＋型ソース層１１５、Ｐ型＋ドレイン層１１６、Ｎ＋型ソース層１１８、Ｎ＋型ドレイン層１１９をそれぞれ形成する。
【００１２】
そして、全面に層間絶縁膜１２０を被覆して、Ｐ＋型ソース層１１５、Ｐ＋型ドレイン層１１６、Ｎ＋型ソース層１１８、Ｎ＋型ドレイン層１１９上の層間絶縁膜１２０にコンタクトホール１２１を設け、当該コンタクトホール１２１を充填するように電極層１２２を形成する。
【００１３】
これにより、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置（図１４）が完成する。
【００１４】
上述した技術は、例えば以下の特許文献１に記載されている。
【００１５】
【特許文献１】
特開平９−４５７９０号公報
【００１６】
【発明が解決しようとする課題】
上述した技術においては図１４に見られるように、高耐圧ＭＯＳトランジスタでは、ゲート電極１０６Ａのサイドウォールスペーサ１１２を形成する際に、オフセット部のＰ−型ドレイン層１０５へのエッチングによるダメージを避けるために保護膜１０９Ａを形成した。しかし、この工程では保護膜１０９Ａを形成するためにレジスト膜１１０を別途形成することとなり、工程数が増加、複雑化するという欠点があった。
【００１７】
【課題を解決するための手段】
本発明は、上記欠点に鑑みなされたものであり、高耐圧ＭＯＳトランジスタの半導体装置の製造過程において、高耐圧ＭＯＳトランジスタ領域に保護膜１０９Ａを別途形成することなく、オフセット部のエッチングダメージを回避する半導体装置の製法方法を提供するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図８を用いて詳細に説明する。
【００１９】
図１に示すように、Ｎ型のシリコンからなる半導体基板１上の低耐圧トランジスタ領域の所望位置にＰ型不純物（例えば、ボロン）を６０ＫｅＶ 、ドーズ量６．０×１０１２／ｃｍ２にてイオン注入し熱拡散により、Ｐ型ウエル領域２を形成する。次に、選択酸化法によりＬＯＣＯＳ酸化膜３を形成し、当該ＬＯＣＯＳ酸化膜３を除く基板１の表面に熱酸化して、ゲート絶縁膜４Ａ、４Ｂを形成する。ゲート絶縁膜４Ａは高耐圧トランジスタ領域のゲート絶縁膜となり、ゲート絶縁膜４Ｂは低耐圧トランジスタ領域のゲート絶縁膜となる。尚、ゲート絶縁膜４Ａ、４Ｂの膜厚は共に１５０Å程度である。
【００２０】
ここで、高耐圧トランジスタ領域のゲート絶縁膜４Ａについては耐圧を考慮して厚く（例えば４００Å程度に）形成し、低耐圧トランジスタ領域のゲート絶縁膜４Ｂは、薄く（例えば１５０Å程度に）形成してもよい。
【００２１】
次に、全面に不図示なレジスト膜を形成して、高耐圧トランジスタ領域の所望位置に開口部を形成して、Ｐ型不純物（例えば、ボロン）を３５ＫｅＶ 、ドーズ量３．５Ｅ１２／ｃｍ２にてイオン注入し熱拡散により、図２に示すように低濃度のＰ−型ドレイン層５を形成する。
【００２２】
次に、図３に示すように、ゲート絶縁膜４Ａ上にゲート電極６Ａ、ダミーゲート電極６Ｂ、６Ｃを、ゲート絶縁膜４Ｂ上にゲート電極６Ｄをそれぞれ形成する。当該ゲート電極６Ａ、６Ｄ及びダミーゲート電極６Ｂ、６Ｃは、ポリサイド構造を採用し、例えばポリシリコン上にタングステンシリサイド等の高融点金属を積層して形成する。ここで、ゲート電極６Ａの右端部とＰ−型ドレイン層５の左端部とが一致するように形成し、当該ゲート電極６Ａの左端部はＰ−型ドレイン層５の外側へと離れて延在するように形成する。
【００２３】
ゲート電極６Ａとダミーゲート電極６Ｂとは、一定の離間距離Ｌを有するように、Ｐ−型ドレイン層５上に形成する。ゲート電極６Ａとダミーゲート電極６Ｂとは、完全に離間しているため電気的に導通することはない。
【００２４】
ここで、本発明において当該一定の離間距離Ｌとは０．３μｍ以下をいう。仮に当該一定の離間距離Ｌが０．３μｍよりも大きな値となる場合を想定すると、後述するＣＶＤ酸化膜９がゲート電極６Ａ、ダミーゲート電極６Ｂ間を完全に充填できなくなる虞があるためである。
【００２５】
ダミーゲート電極６Ｃは、Ｐ−型ドレイン層５の右端部上と一致するように、ゲート絶縁膜４Ａ上に形成するゲート電極である。ここで、ダミーゲート電極６Ｂとダミーゲート電極６Ｃとの離間距離は、後述する図６のＰ＋型ドレイン層１６を形成するのに十分な距離であれば、特に制限はない。
【００２６】
ゲート電極６Ｄは低耐圧トランジスタ領域のゲート電極であり、ゲート絶縁膜４Ｂ上の所望位置に形成する。
【００２７】
次に、図４に示すように低耐圧トランジスタ領域に、高耐圧トランジスタ領域上に形成されたレジスト膜（不図示）及びゲート電極６Ｄをマスクにして、Ｎ型不純物を（例えば、リン）を４０ＫｅＶ 、ドーズ量３．０×１０１２／ｃｍ２にてイオン注入し熱拡散により、低濃度のＮ−型ソース層７、Ｎ−型ドレイン層８を、Ｐ型ウエル領域２内に同時に形成する。
【００２８】
次に、図５に示すように、高耐圧トランジスタ領域と低耐圧トランジスタ領域の表面全面に、例えばＬＰＣＶＤ法によりＳｉＯ２からなるＣＶＤ酸化膜９を、厚さ０．２５μｍ程度となるように形成する。
【００２９】
次に、図６（ａ）に示すように、当該ＣＶＤ酸化膜９をＣＨＦ３、ＣＦ４の混合ガスを用いて異方性エッチングする。これにより、ゲート電極６Ａ、６Ｄ及びダミーゲート電極６Ｂ、６Ｃにサイドウォールスペーサ１２、１２Ａが形成される。ゲート電極６Ａ、ダミーゲート電極６Ｂでは、片側だけにサイドウォールスペーサ１２が形成され、ゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップには、ＣＶＤ酸化膜９が完全に埋め込まれ、サイドウォールスペーサ１２Ａが形成される。また、ダミーゲート電極６Ｃとゲート電極６Ｄの両端には、サイドウォールスペーサ１２が形成される。
【００３０】
このとき、サイドウォールスペーサ１２の横幅はおおよそ０．１５μｍ程度であり、サイドウォールスペーサ１２Ａの幅（ゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップ）は上述した図３の距離Ｌと同じ０．３μｍ程度となる。これは、近年の微細化技術ではサイドウォールスペーサ１２の横幅は０．１５μｍ程度であることが一般化しつつあることに注目し、ゲート電極６Ａとダミーゲート電極６Ｂとのサイドウォールスペーサを両側から形成することで、ゲート電極６Ａ、ダミーゲート電極６Ｂ間が他方のサイドウォールスペーサと互いに接触するように意図したものである。
【００３１】
その結果、ゲート電極６Ａ、ダミーゲート電極６Ｂ間の一定距離Ｌが０．３μｍ以下となれば、サイドウォールスペーサ１２Ａがゲート電極６Ａ、ダミーゲート電極６Ｂ間のギャップを完全に埋め込み、ゲート電極６Ａ、ダミーゲート電極６Ｂ間のゲート絶縁膜４Ａを露出することはない。
【００３２】
逆に、一定距離Ｌが０．３μｍよりも大きくなると、ゲート電極６Ａ、６Ｂから形成されたサイドウォールスペーサ１２では、一定距離Ｌ内に隙間（ゲート絶縁膜４Ａの露出）が生じてしまい、当該露出面がエッチングダメージの原因となるので不適切である。
【００３３】
尚、当該異方性エッチングにより、基板１上の後述するＰ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９の形成領域にダメージ層が形成される。しかし、このダメージを受けた基板１上に形成されるＰ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９の形成領域は、本発明の半導体装置の動作にほとんど影響がない。ここで、ダミーゲート電極６Ｂ、６Ｃはゲート電極６Ａと電気的に完全に隔離したものであり、ゲート電極としての機能は一切ない。これは、当該ダミーゲート電極６Ｂ下に、後述するオフセット部を形成するためである。
【００３４】
次に、図６（ｂ）に示すように、低耐圧トランジスタ領域にレジスト膜（不図示）を形成して、ゲート電極６Ａ及びダミーゲート電極６Ｂ、６Ｃをマスクにして高濃度のＰ＋型ソース層１５、Ｐ＋型ドレイン層１６をそれぞれ形成する。このとき、Ｐ＋型ソース層１５とＰ＋型ドレイン層１６とは、イオン注入し熱拡散により同時に形成してもよい。
【００３５】
同様に、高耐圧トランジスタ領域にレジスト膜（不図示）を形成して、ゲート電極６Ｄをマスクにして高濃度のＮ＋型ソース層１８、Ｎ＋型ドレイン層１９を、Ｐ型ウエル領域２内にそれぞれ形成する。このとき、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９とは、イオン注入し熱拡散により同時に形成してもよい。
【００３６】
また、図６（ｂ）中の距離Ｄはゲート電極６Ａの右端からＰ＋型ドレイン層１６の左端までの部分の距離、即ちオフセット部の長さを示す。当該距離Ｄの上方にダミーゲート電極６Ｂが配置されるように形成しているので、このオフセット部にダメージは一切ない。
【００３７】
次に、図７に示すように、高耐圧トランジスタ領域と低耐圧トランジスタ領域の表面全面にＢＰＳＧ膜からなる層間絶縁膜２０を形成する。その後、当該層間絶縁膜２０をエッチングして、Ｐ＋型ソース層１５、Ｐ＋型ドレイン層１６、Ｎ＋型ソース層１８、Ｎ＋型ドレイン層１９上にコンタクトホール２１を形成する。
【００３８】
次に、図８に示すように、当該コンタクトホール２１を完全に充填するように電極層２２を形成して、本発明の高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置が完成する。
【００３９】
尚、本実施形態では高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載したＣＭＯＳ型の半導体装置を開示したが、本発明には低耐圧ＭＯＳトランジスタを同一基板上に有さない高耐圧ＭＯＳトランジスタだけの場合も含まれる。
【００４０】
また、本実施形態ではダミーゲート電極６Ｃは、必須な構成要素ではないため、当該ダミーゲート電極６Ｃを形成しないダミーゲート電極６Ｂだけの高耐圧ＭＯＳトランジスタであってもよい。
【００４１】
以上、本実施形態によれば高耐圧ＭＯＳトランジスタのオフセット部の上方に、ゲート絶縁膜４Ａを介してゲート電極６Ａに隣接するようにダミーゲート電極６Ｂを形成することで、異方性エッチングによるダメージを防止することができる。
【００４２】
この結果、従来技術（図１３）に見られるような保護膜１０９Ａを別途形成する必要はなく、工程数の削減が図れ、コスト面で優れている半導体装置の製造方法が可能となる。
【００４３】
【発明の効果】
本発明によれば、高耐圧ＭＯＳトランジスタのオフセット部の上方に、ゲート電極に隣接するようにダミーゲート電極を形成することで、サイドウォールスペーサを形成する際の異方性エッチングによるダメージを防止することができる。
【００４４】
この結果、従来技術に見られるような保護膜を別途形成する必要はなく、工程数の削減が図れ、コスト面で優れている半導体装置の製造方法が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
Claims (7)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板に形成された低濃度のドレイン層と、
前記低濃度のドレイン層内に形成された高濃度のドレイン層と、
前記ゲート絶縁膜上に形成されたゲート電極及びこのゲート電極に隣接して形成されたダミーゲート電極と、
前記ゲート電極及びダミーゲート電極の側壁に形成されたサイドウォールスペーサと、を備え、前記ダミーゲート電極を前記低濃度のドレイン層上に形成したことを特徴とする絶縁ゲート型半導体装置。 - 前記ゲート電極とダミーゲート電極との間のギャップが前記サイドウォールスペーサにより埋め込まれていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
- 前記ゲート電極とダミーゲート電極との間が０．３μｍ以下であることを特徴とする請求項２記載の絶縁ゲート型半導体装置。
- 前記低濃度のドレイン層上に、前記ダミーゲート電極と離間された他のダミーゲート電極が形成されていることを特徴とする請求項１、２、３のいずれかに記載の絶縁ゲート型半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板内に低濃度のドレイン層を形成する工程と、
前記ゲート絶縁膜上にゲート電極及びこのゲート電極に隣接してダミーゲート電極を形成する工程と、
前記ゲート電極及び前記ダミーゲート電極を被覆する酸化膜を形成する工程と、
前記酸化膜を異方性エッチングして、前記ゲート電極及び前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記ゲート電極、前記ダミーゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入して高濃度のドレイン層及びソース層を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板内に低濃度のドレイン層を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成すると共に、このゲート電極に隣接しかつ前記低濃度のドレイン層上に位置し互いに離間された第１のダミーゲート電極及び第２のダミーゲート電極を形成する工程と、
前記ゲート電極、前記第１のダミーゲート電極及び第２のダミーゲート電極を被覆する酸化膜を形成する工程と、
前記酸化膜を異方性エッチングして、前記ゲート電極、前記第１のダミーゲート電極及び第２のダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記ゲート電極、前記第１のダミーゲート電極及び第２のダミーゲート電極、及び前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入して高濃度のドレイン層及びソース層を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板内に低濃度のドレイン層を形成する工程と、
第１のトランジスタの形成領域の前記ゲート絶縁膜上に第１のゲート電極及びこのゲート電極に隣接してダミーゲート電極を形成すると共に、第２のトランジスタの形成領域の前記ゲート絶縁膜上に第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極及び前記ダミーゲート電極を被覆する酸化膜を形成する工程と、
前記酸化膜を異方性エッチングして、前記第１及び第２のゲート電極、及び前記ダミーゲート電極の側壁にそれぞれサイドウォールスペーサを形成する工程と、
前記第１のゲート電極、前記ダミーゲート電極、及びこれらのゲート電極の側壁に形成されたサイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入して、前記第１のトランジスタの高濃度のドレイン層及びソース層を形成する工程と、
前記第２のゲート電極及びこの第２のゲート電極の側壁に形成されたサイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入して、前記第２のトランジスタのドレイン層及びソース層を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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|---|---|
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Family
ID=32952609
Family Applications (1)
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|---|---|---|---|
| JP2003023947A Pending JP2004235527A (ja) | 2003-01-31 | 2003-01-31 | 絶縁ゲート型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2004235527A (ja) |
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2003
- 2003-01-31 JP JP2003023947A patent/JP2004235527A/ja active Pending
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