JPH05343680A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 微細化した半導体装置を製造する際に、良好
なトランジスタ特性を得ることができる半導体装置の製
造方法を提供することにある。 【構成】 Ｓｉ基板１０上に酸化膜３０を形成した後、
マスク用の線状パターンを形成する（Ｓ１）。異方性エ
ッチングにより凹部４０を形成し、突出部２０を形成す
る（Ｓ２）。基板１０に酸化膜３０を形成してからポリ
シリコン層を形成し、その上面にレジスト層３４を形成
して（Ｓ３〜Ｓ５）、ゲート電極３２を形成後（Ｓ
６）、斜めイオン注入により、突出部２０の上部にのみ
イオン注入を行う（Ｓ７）。そして、突出部２０間の溝
の底部であってゲート電極３２で覆われていない部分を
エッチングする（Ｓ８）。従って、イオン注入されるべ
き突出部２０の側壁によって一部不純物が反射され、突
出部２０間の溝の底部に注入されたとしても、その部分
を後に除去することができるので、寄生ＭＯＳトランジ
スタは生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置の製造方
法に関する。

【０００２】

【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。

【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタを形成している場合が多い。この場合
には、ゲート領域を薄い絶縁層を介しゲート電極で覆っ
た状態でその両側の領域にイオンをドープして、ソース
領域、ドレイン領域を形成しＭＯＳトランジスタを半導
体基板の所定領域に形成している。そして、このような
半導体装置のＭＯＳトランジスタを微細化していくと、
各種の問題が生じる。すなわち、ドレイン付近の電界増
加に伴いドレイン空乏層がソース近傍の電位障壁近くま
で伸びパンチスルー電流が発生するなどの短チャネル効
果が発生したり、チャネル内における電界強度の増加に
伴いキャリアのエネルギーが増加し衝突電離により電子
正孔対が発生するホットキャリア効果が発生したり、さ
らにチャネルの垂直方向の電界が大きくなりキャリアの
移動度が小さくなったり、隣接する素子との素子分離が
十分行えなくなる等の問題が発生する。従って、従来の
半導体装置では、そのゲート長をサブミクロン程度以下
とすると、十分な性能、信頼性を保持できないという問
題点があった。

【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。

【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ₂ ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。

【０００６】一方、超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層によって分離している。このように、基板の一部を突
出部とするため、突出部をＳｉ単結晶として形成するこ
とができ、ＳＯＩ超薄膜トランジスタを実現できる。さ
らに、突出部内にトランジスタを形成するため、集積率
をさらに高くできるという効果がある。なお、このよう
な装置については、例えば特開平２−２６３４７３号公
報等に示されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいては、上述のように、突
出部を耐酸化性の膜（例えば、Ｓｉ₃ Ｎ₄ ）で覆って、
フィールド酸化を行う工程によって突出部の下方までフ
ィールド酸化層を形成し、チャネル部と基板の絶縁分離
を行う必要がある。従って、このフィールド酸化工程に
おいて、チャネル部における結晶性が損なわれるおそれ
があり、トランジスタの性能を十分なものとできないと
いう問題点があった。

【０００８】また、この縦型超薄膜トランジスタにおい
ては、チャネル部は、フィールド酸化膜によって他の部
分と完全に分離されている。従って、チャネル部におい
て衝突電離が生じた場合には、同極性の余剰キャリアが
ここに溜まることになり、電位がシフトして各種の弊害
が生じるという問題があった。

【０００９】さらに、フィールド酸化層は熱伝導度が低
いため、チャネル部における熱放散が十分に行えないと
いう問題があった。また、フィールド酸化によって得ら
れた酸化層はゲート酸化膜とはその性状が異なるため、
ここにおける残留応力が大きくなってしまうという問題
点があった。

【００１０】そこで、本願発明者らは、以下に示す特願
平４−１７１７６号及び特願平４−１７１７７号記載の
半導体装置及びその製造方法を提案している。その半導
体装置は、基板上に突起部が異方性エッチングによって
形成され、この突出部内にトランジスタが内蔵されてい
るものである。すなわち、この突起部のゲート電極にカ
バーされている中央部分をチャネル領域とし、その両側
をドレイン領域、ソース領域とする。そして、その製造
方法では、このドレイン領域、ソース領域を形成する
際、ゲート電極をマスクとして斜めイオン注入によって
不純物を注入し、ドレイン領域、ソース領域及びチャネ
ル領域の下方に、基板の組成がそのまま残る素子分離部
を形成している。

【００１１】従って、トランジスタの下方に酸化物絶縁
体層が不要となり、製造が簡単に行えるばかりでなく、
衝突電離によってチャネル領域の生じたキャリアを基板
に逃がすことができる。

【００１２】しかしながら、このような半導体装置にお
いて、ゲート電極をマスクとして斜めイオン注入をする
ことによってドレイン領域、ソース領域を形成する際
に、不純物がイオン注入されるべき突出部の側壁によっ
て一部反射される場合がある。そして、この場合には、
この一部反射された不純物が、突出部間に存在する基板
表面付近に注入されてしまう。このようなイオン注入が
行われると、突出部に形成された素子と隣設する突出部
内の素子との素子分離が十分でなくなるという問題があ
った。

【００１３】また、突出部間に存在する基板表面にイオ
ン注入が行われるため、ここにゲート電極が存在する
と、ここに、寄生ＭＯＳトランジスタが生じ、良好なト
ランジスタ特性が得られないという問題があった。

【００１４】本発明は、上記問題点を解決することを課
題としてなされたものであり、微細化した半導体装置を
製造する際に、良好なトランジスタ特性を得ることがで
きる半導体装置の製造方法を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】以上のような課題を解決
するために、本発明における半導体装置の製造方法は、
異方性エッチングにより半導体基板に複数の溝を形成
し、突出部を形成する突出部形成工程と、形成された突
出部の下部に不純物非注入領域を残留させて、上部に不
純物を注入して、素子動作領域として不純物注入領域を
形成する不純物導入工程と、不純物導入工程後に、異方
性エッチングにより半導体基板の複数の溝の底部をエッ
チングする溝底部エッチング工程とを有することを特徴
とする。

【００１６】

【作用】本発明に係る半導体装置の製造方法は、斜めイ
オン注入をすることによってドレイン領域、ソース領域
を形成する不純物導入工程の後に、異方性エッチングに
より半導体基板の前記複数の溝の底部をエッチングす
る。従って、不純物がイオン注入されるべき突出部の側
壁によって一部反射され、この一部反射された不純物
が、溝に注入されたとしても、その後にその部分を除去
するので、その部分に寄生ＭＯＳトランジスタが生じる
ことはない。

【００１７】

【実施例】以下、本発明に係る半導体装置の製造方法に
ついて、図面に基づいて説明する。

【００１８】本実施例の半導体装置の製造方法につい
て、図１に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ₂ 膜１５（またはＳｉＮ
膜）による線幅０．１μｍ程度の線状パターンを形成す
る（Ｓ１）。この線状パターンの形成は、電子（ＥＢ）
ビーム描画露光装置および多層レジスト露光技術などを
利用した超微細パターニング技術によって行う。そして
このＳｉＯ₂ （またはＳｉＮ）線状パターンをマスクと
して、ＲＩＥなどによって基板１０に異方性エッチング
を施し、所定の凹部４０を形成して突出部２０を形成す
る（Ｓ２）。次に、ＳｉＯ₂ パターンを除去せず、基板
１０の全表面を熱酸化しＳｉＯ₂ 酸化膜３０を形成する
（Ｓ３）。

【００１９】次に、全表面にポリシリコン層Ｐｏｌｙ−
Ｓｉを形成した（Ｓ４）後、そのポリシリコン層の上面
をゲート加工用のレジストで覆い（Ｓ５）、通常のフォ
トリソグラフィにより、ゲート電極３２を形成する（Ｓ
６）。ここで、ゲート電極３２上のレジスト層３４は残
しておく。そして、ゲート電極３２のレジスト層３４を
残したまま、イオン注入によりゲート電極３２の両側に
ドレイン領域２２、ソース領域２４を形成する（本実施
例では、例えばリンの注入によるｎ⁺ 領域の形成）。こ
こで、このイオン注入は、不純物の照射方向を電圧印加
などによって斜め方向のみに限定する斜入射イオン注入
装置によって行う（Ｓ７）。そして、突出部２０間の溝
の底部であってゲート電極３２で覆われていない部分の
酸化膜を異方性エッチングによって除去し、この部分の
みのＳｉを露出する。次に、Ｓｉの異方性エッチングに
よって、その下方の基板１０の途中に至るまでエッチン
グし、溝のこの部分を深くする。ここで、ゲート電極３
２のＰｏｌｙ−Ｓｉ層はレジスト層３４によってエッチ
ングされない。その後ゲート電極３２のレジスト層３４
を除去すると共に（Ｓ８）、ソース及びドレイン領域に
ある酸化膜を除去した後、必要に応じてアニール処理を
行って、各領域の構成を調整する。なお、このアニール
処理によって、ソース及びドレイン領域に注入された不
純物の結晶構造や物性が安定化する。

【００２０】上述の製造方法によれば、イオン注入され
る突出部２０の側壁によって、一部不純物が反射され、
突出部２０間の溝の底部に注入されたとしても、その不
純物導入工程の後に、異方性エッチングにより基板１０
の複数の溝の底部を基板１０の途中に至までエッチング
する。このため、イオン注入時にｎ⁺ 型のイオンが反射
され、溝の底部にもソース及びドレイン領域が形成され
ても、その部分を後に除去することができるので、この
部分に寄生ＭＯＳトランジスタは生じない。

【００２１】また、ゲート電極３２の形成前に深くエッ
チングをすると、通常のフォトリソグラフィでパターニ
ングして、所望のゲート電極構造の形状を得ることが困
難であった。しかし、ゲート電極３２形成後にエッチン
グを行う場合には、容易に所望の深さ及び形状の凹部４
０を得ることができ、更に素子分離部２８を広く形成で
きる。

【００２２】さらに、ＳｉＯ₂ パターン１５を除去せず
ＳｉＯ₂ 酸化膜３０の膜を形成したので、突起部２０の
上端部の酸化膜厚は、側壁の酸化膜の厚みより厚くなり
（例えば本実施例において、突出部２０の上端部の酸化
膜の厚みが０．０５〜０．１μｍに対して、側壁の酸化
膜の厚みは０．０１〜０．０２μｍである。）、溝の底
部をエッチングする際に、ドレイン領域２２、ソース領
域２４の酸化膜が同時に一部削られたとしても、所定の
厚みを保つことができる。

【００２３】また、図２に示すように不純物の照射角度
αと凹部４０の幅ｗは、突出部２０の高さをｈとした場
合に、ｔａｎα＞ｗ／ｈの関係が保持されるように決定
する。従って、凹部４０の側壁がマスクとして機能し、
突出部２０の基板側に不純物が注入されないｐ基板と同
一組成の素子分離部２８が残留することになる。なお、
イオン注入工程の後には、アニール工程があり、この工
程においてドレイン領域２２、ソース領域２４が若干拡
大する。そこで、このことも考慮して素子分離部２８の
大きさを決定しておく。

【００２４】このように、突出部２０の内部に素子分離
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。

【００２５】本実施例によれば、素子分離部２８は基板
１０にそのまま残留した部分と、溝の底部をエッチング
により形成された部分とによって形成している。このた
め、ＳＯＩのように素子分離のための酸化層をＭＯＳト
ランジスタと基板１０の間に形成する必要がなく、その
製造工程の簡略化を図ることができる。従って、突出部
２０を良質なＳｉ単結晶によって構成することができ、
さらにフィールド酸化工程などの体積、構造が大幅変化
する過酷な条件の工程がないため、ゲート酸化膜と、フ
ィールド酸化膜との接点など大きな応力が残留する部位
の形成を防止することができる。また、再度のエッチン
グにより素子分離の距離を増加させることができる。

【００２６】また、本発明に係る半導体装置について、
図面に基づいて説明する。

【００２７】図３は、上述のようにして製造された半導
体装置の構成を説明するための斜視図である。なお、こ
の図においては、複数ある突出部を１つだけ示してあ
る。

【００２８】ｐ型のＳｉ基板１０の上部には、突出部２
０が形成されている。そして、この突出部２０の両側に
は、ｎ⁺ 型のドレイン領域２２、ｎ⁺ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。

【００２９】また、基板１０および突出部２０の表面は
すべてＳｉＯ₂ で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。

【００３０】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。

【００３１】特に、本実施例の装置によれば、突出部２
０の下部には、素子分離部２８が形成されているので、
隣接素子との素子分離をほぼ完全に行うことができる。
そして、この素子分離部２８は基板１０の一部である。
そこで、衝突電離によって発生する基板と同極性の余剰
キャリア（本例の場合、正孔）が基板１０に排出される
ことになり、チャネル領域２６に溜まることがない。従
って、余剰キャリアの蓄積に伴うキンク（Ｋｉｎｋ）現
象の発生がなく、また余剰の正孔による疑似短チャネル
効果の発生がない。また、消費電力により発生した熱が
基板１０に容易に拡散するため、チャネル領域２６の加
熱を防止することができる。

【００３２】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。

【００３３】図４は、本発明の方法によって製造された
半導体装置の他の実施例の構成図であり、多数の突出部
２０を所定間隔をおいて配列したものである。本実施例
によれば、突出部２０の幅Ｔchより有効チャネル幅Ｗを
大きくできるため、単位幅Ｌsp当りの有効チャネル幅Ｗ
（面積効率＝Ｗ／Ｌsp）を非常に高くすることができ
る。特に、この例では、Ｗ、Ｌspともほぼ０．１μｍと
でき、素子の集積度を飛躍的に上昇することができる。
そして、この例では、１つのゲート電極２６を各突出部
２０のトランジスタに共通としている。

【００３４】

【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、斜めイオン注入をすることによっ
てドレイン領域、ソース領域を形成する不純物導入工程
の後に、異方性エッチングにより半導体基板の前記複数
の溝の底部をエッチングするので、不純物がイオン注入
されるべき突出部の側壁によって一部反射され、この一
部反射された不純物が、溝に注入されるたとしても、そ
の後にその部分を除去することができ、その部分がチャ
ネルになることはない。

【００３５】また、本発明に係る半導体装置によれば、
トランジスタを縦型としたため、集積度を高くでき、ま
た基板と同一組成の素子分離部によって素子分離を行う
ため、製造が簡易に行えると共に、チャネル内のキャリ
アの蓄積を防止することができる。

【００３６】さらに、不純物導入工程の後に、複数の溝
の底部をエッチングするので、素子分離性を高めること
ができる。

【図面の簡単な説明】

【図１】半導体装置の製造工程の説明図である。

【図２】斜めイオン注入工程の説明図である。

【図３】半導体装置の構成を示す斜視図である。

【図４】装置の他の実施例の構成を示す斜視図である。

【符号の説明】

１０ 基板 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極 ３４ レジスト層 ４０ 凹部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 異方性エッチングにより半導体基板に複
   数の溝を形成し、突出部を形成する突出部形成工程と、 形成された突出部の下部に不純物非注入領域を残留させ
   て、上部に不純物を注入して、素子動作領域として不純
   物注入領域を形成する不純物導入工程と、 不純物導入工程後に、異方性エッチングにより半導体基
   板の前記複数の溝の底部をエッチングする溝底部エッチ
   ング工程と、 を有することを特徴とする半導体装置の製造方法。