JP2000114512A - バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法 - Google Patents

バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法

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Thoai-Thai Le
レ トアイ−タイ
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Abstract

(57)【要約】 【課題】 電気的特性の改善されたバーチカルＦＥＴト
ランジスタ及び種々のチャネル長のトランジスタの作成
を付加的なマスク平面を使用せずに可能にする相応の作
製方法を提供すること。 【解決手段】 トレンチの内部に配されているゲートに
より特徴づけられチャネル、ソース及びドレインは、サ
ブストレート中にトレンチ壁に設けられ、ゲートは、ド
レイン端子、接続部をリング状に囲繞し、該ドレイン端
子、接続部は、サブストレート表面から、トレンチ底部
に設けられたドレインのところまで延在する。ゲート生
成の際の斜め方向打ち込みの使用により、種々の幅を有
するサブストレート上に、種々のチャネル長さのバーチ
カルＦＥＴトランジスタを作製できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バーチカルＦＥＴ
トランジスタ及び該バーチカルＦＥＴトランジスタの作
製方法に関する。
【０００２】
【従来の技術】ＩＣ回路における高い集積度度に対する
要求は、ＦＥＴにとって殊にゲート長の低減を意味す
る。例えば０．５〜０．２μｍ及びそれ以下のゲート長
の場合、このことはにより、短チャネル効果の著しい増
大が生ぜしめられる、例えば次の通りである。
【０００３】１）短チャネル効果；ソース及びドレイン
領域の空間電荷領域の一層大きな作用により限界値電圧
Ｕthの減少が生ぜしめられる。
【０００４】２）狭チャネル効果（Ｎａｒｒｏｗ Ｗｉ
ｄｔｈ Ｅｆｆｅｋｔ）；チャネル幅に比例して上昇す
る、半径方向空間電荷領域を以てのチャネル周辺領域の
割合、成分がＵthの増大を生じさせる。
【０００５】３）パンチスルー効果；比較的短いゲート
長に対して生じるオーバーラップ重なり、ドレイン及び
ソース領域からチャネル内へ小さくなっていく空間電荷
領域は、チャネル内における電位障壁の益々進行する低
減を生じさせる。したがって限界値電圧を下回る際の漏
れ電流のドラスチックな上昇増大及び一層劣悪なオン／
オフ電流―比が生じる。漏れ電流密度をわずかに抑える
ため、ゲート酸化物厚さを低減しなければならない。こ
のことは、同じくトランジスタの耐電圧、耐用寿命及び
電流耐量に影響を及ぼす。
【０００６】高い集積化密度にも拘わらず、不都合な短
チャネルを効果を回避するため、バーチカルＦＥＴが公
知である、換言すれば、チャネルはサブストレート表面
に対して相対的に垂直方向に配されている。それによ
り、水平方向の所要スペースを高めることなく、比較的
大きなゲート長が可能である。その種のバーチカルトラ
ンジスタの１例は、所謂Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａ
ｔｅ Ｔｒａｎｓｉｓｔｏｒであり、ここでは、垂直の
バーチカルチャネルが、全周囲でゲートにより囲繞され
ている。そのようなＳＧＴ―トランジスタは、下記論文
に記載されている。ＩＥＤＭ９８−２．１．１における
Ｋ．Ｓｕｎｏｕｓｈｉ ｅｔ ａｌ．著述の論文。その
際、ゲートは、チャネルのすべての四方の、４つの側を
コントロールする。このコンセプトにおいて、不利であ
るのは、チャネルにおけるわずかな荷電キャリヤ移動性
であり、それはトランジスタの電気的特性を劣化する。
【０００７】概して、ＩＣ回路にて、種々の電気的特性
を有するトランジスタが必要とされる、換言すれば、例
えば種々のチャネル長のトランジスタを作成しなければ
ならない。その種のバーチカルトランジスタに対する公
知の方法は、各チャネル長に対して１つの付加的なマス
ク平面を使用するものであり、したがって、著しくコス
ト高である。
【０００８】
【発明が解決しようとする課題】従って本発明の課題と
するところは、電気的特性の改善されたバーチカルＦＥ
Ｔトランジスタを提供することにある。さらなる課題
は、種々のチャネル長のトランジスタの作成を付加的な
マスク平面を使用せずに可能にする相応の作製方法を提
供することである。
【０００９】
【課題を解決するための手段】前記課題は請求項１のト
ランジスタの構成要件及び請求項８の作製方法の構成要
件により解決される。
【００１０】本発明のトランジスタでは、ソース、ドレ
イン、チャネルが半導体サブストレート内にトレンチの
側壁に配される。トレンチ壁は、絶縁分離されている、
即ちゲート誘電体がトランジスタの中央領域上に配さ
れ、上方絶縁層ないし下方絶縁層が、上方ないし下方領
域上に、―要するに、ソースないしドレイン領域上にー
配されている。ゲートは、袋状に形成されたトランジス
タの内部に収容されている。ドレインは、トランジスタ
トレンチのまわりにリング状に形成され、引き続いて、
トレンチ底部につづいて形成されている。ゲートは、ト
レンチ全体を充填するのではなく、リング状に、サブス
トレート表面からトレンチ底部まで延びてドレイン端
子、接続部を囲繞する。ゲートとドレイン端子、接続部
との間に絶縁分離アイソレーションが設けられている。
【００１１】ソース領域は、有利にトレンチの対向する
２つの個所にて、２つの部分領域から形成され、それら
の２つの部分領域は適当な手法で電気的に相互に接続さ
れている。次いで、相応して、チャネルの２つの部分領
域が対向するトレンチ壁に設けられる。円形の横断面を
有するトレンチの場合、チャネル及びソースをリング状
にトレンチの周囲全体の周りに延長し得る。
【００１２】上方及び下方の絶縁層は、有利にゲート誘
電体より大の層厚を有し、その結果、ゲートとソース領
域ないしドレイン端子、接続部間の有効絶縁分離アイソ
レーションが確保される、換言すればゲート容量は最小
化される。さらなる利点とするところは、ゲートソース
ー及びゲートドレイン容量はリソグラフィに無関係であ
る、それというのは、前述の絶縁層はソースないしドレ
イン領域に対してセルフアラインメント自己整合される
からである。
【００１３】ゲート電極のわずかな所要スペース（≧１
Ｆ2、但しＦは最小の構造の大きさを表す）はその種の
トランジスタの高い集積化密度を可能にする、それとい
うのは、トランジスタは単結晶サブストレートから成
り、その種のトランジスタは、良好な電気的特性、即
ち、長い耐用寿命、高い耐電圧及び電荷キャリアの高い
移動性を有するからである。
【００１４】トランジスタの作成方法によれば、マスク
を用いて、先ず、トランジスタにとって必要な深さ及び
予選択された横断面を以てトレンチを作成し、トレンチ
壁を下方領域にて、即ち、トレンチの底部の付近にて、
そして、トレンチ底部を露出するものである。トランジ
スタの周囲全体の周りを延びる、トレンチ壁の部分及び
トレンチ底部がドーピング材でドーピングされ、該ドー
ピング材は、半導体サブストレートと反対の導電形を有
する。それにより、ドーピング領域が生ぜしめられ、こ
のドーピング領域は、リング状に、トレンチの下方領域
の周りを延び、トレンチ底部につづいている。保護層
は、ドーピングマスクとして用いられる。適当なドーピ
ング方法プロセスはプラズマ打ち込み、又は被覆ドーピ
ング（Belegungsdotierung）である。露出した壁及びト
レンチ底部上に、下方の絶縁層が生ぜしめられる。保護
層又は保護層のなお残存する部分が除去される。
【００１５】つづいて、ソース領域の形成のため、露出
しているトレンチ壁の上方領域内への斜め方向打ち込み
が行われる。トレンチの幅と組合せての打ち込み角度に
より、どのトレンチ深さまでトレンチ壁がドーピングさ
れ、ひいては、どのチャネル長（トレンチ壁の非打ち込
みの中央領域）が残存するかが定まる。種々の深さ及び
種々の幅のトレンチが生ぜしめられる場合、要するに、
さらなるマスク（例えばさらなるソース及びチャネル打
ち込みに対して）を必要とせずに、種々のチャネル長の
トランジスタを作成し得る。
【００１６】ソース打ち込みを同じ角度をなしてトレン
チ壁の２つの対向する部分にて、行うとよく、そのよう
に生成された領域を適当な手法で電気的に接続しなけれ
ばならない。円形の横断面を有するトレンチの場合、リ
ング状の一貫して連続的なソース領域を、上方トレンチ
壁のすべての側への打ち込みにより生じさせ得る。
【００１７】有利には、ソース打ち込みーここでは適当
なドーピング材料が打ち込まれるーと同時に、酸素がト
レンチ壁の上方領域内に打ち込まれる。斜め方向打ち込
みの後、ゲート誘電体及び上方絶縁層が生成される。有
利には熱酸化が実施される。ここで、打ち込まれた酸素
が共に組み込まれ、その結果上方絶縁層はゲート酸化物
より厚さが大である。
【００１８】トレンチの内部には、ゲートが作成され、
有利には、ドーピングポリシリコン層―これはトレンチ
を充填しないーのデポジション及び引き続いての異方性
エッチングにより当該のゲート作成がなされる。ゲート
の露出した表面上に絶縁層が形成される。トレンチ底部
にてドレイン領域が露出され、そしてトレンチは、ドレ
イン端子、接続部の形成のため導電層で充填される。
【００１９】有利には保護層として３重層、殊に、窒化
珪素／酸化珪素／窒化珪素から成るものが使用され、そ
れらはトレンチ壁上及びトレンチ底部上に被着される。
次いで上方窒化物層が異方的に選択的にエッチングさ
れ、それにひきつづいて、露出された酸化物が等方的に
除去され、遂には、窒化物が、等方的に選択的にエッチ
ングされる。その際、トレンチ壁の上方及び中央領域に
て、窒化物／酸化物２重層が残存し、下方壁領域及びト
レンチ底部が露出される。
【００２０】サブストレート表面におけるゲートコンタ
クトは、有利にトレンチの単に１つの側でのみなされ、
ここでゲートのスペーサエッチングの場合、事後的ゲー
トコンタクトの領域がマスクされ、その結果（ポリシリ
コン）島アイランドが残る。
【００２１】サブストレート表面におけるソースコンタ
クトを例えば、次のようにして作成するとよい、即ち、
ドレイン領域のドーピングの際、同時に、サブストレー
ト表面の１つの部分領域が、トレンチにつづいてドーピ
ングされるのである。次いで、当該の領域は、トレンチ
壁における本来のソース領域と接続され、電気的端子、
接続部として使用される。更に、上記領域は、トレンチ
壁の、対向する部分にて打ち込まれる２つのソース領域
を短絡し得る。
【００２２】ドレイン端子、接続部は、セルフアライン
化プロセスコントロールにより生ぜしめられる。それの
コンタクト面は、チャネル長の低下と共に増大する（即
ち、比較的大きなトレンチ幅）。
【００２３】
【実施例】次に図示の１実施例に即して、本発明を詳述
する。
【００２４】図１；Ｓｉ―半導体サブストレート１（Ｐ
ドーピング）中に通常のトレンチマスクを用いて、トレ
ンチ２がエッチングされる。トレンチは例えば、細長い
又は矩形状の横断面を有し得、ここで直径ないし辺長は
大きな範囲（≧Ｆ）に亘って変化し得る。同一のサブス
トレートにおける種々のトレンチは、種々のチャネル長
の作成のため種々の直径ないし辺長で作成し得る。トレ
ンチの深さは、０．６〜１．５μｍであり得る。トレン
チは、窒化珪素３ａ，酸化珪素３ｂ及び窒化珪素３ｃか
ら成る多層配列構造で被覆され、前記多層配列構造は、
コンフォーマルなデポジションにより作成される。サブ
ストレート表面上に、前記の多層配列構造は、有利に、
ＣＭＰプロセスステップ（ｃｈｅｍｉｃａｌ ｍｅｃｈ
ａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により再び除去さ
れる。層厚は有利に、それぞれ１０〜８０ｎｍである。
次いで、サブストレート表面上に、さらなる層４，殊
に、ほぼ１００〜４００ｎｍ厚の酸化物層が被着され、
この酸化物は、トレンチ内で、及びトレンチの周囲内で
再び除去される。
【００２５】図２；先ず、上方の窒化物層３ｃが異方的
に、そして酸化物層に対して選択性を以てエッチングさ
れ、それに引き続いて露出した酸化物３ｂが等方的エッ
チングプロセスで窒化物３ｃ，３ａにに対して選択性を
以て除去される。その酸化物エッチングプロセスの場
合、酸化物層４も幾らか薄厚にされる。更に、側壁にお
いて酸化物３ｂに対して選択性を以ての、等方的窒化物
エッチングにより、表面カバー窒化物３ｃが、そして、
トレンチ底部にて、露出した基底窒化物３ａが除去され
る。それにより、保護層３（これは、酸化物３ｂと基底
窒化物３ａから成る）が得られ、前記保護層によって
は、底部及びトレンチ壁の下方領域が露出され、ここ
で、露出されたトレンチ壁の垂直方向寸法は、ほぼ保護
層ないし３重層のうちの最初のものの層厚に相応する。
層厚３はドレインに対するマスクとして使用される。有
利には、ｎ導電形のドーピング材のイオンを以てのプラ
ズマ浸漬打ち込みが使用される。それにより、トレンチ
底部にて、及びトレンチ壁の下方領域にてドレイン領域
５が形成される。全体的にドレイン領域は、下方のトレ
ンチ領域を囲繞する。それと同時に、トレンチに隣接し
て、サブストレート表面にて、ｎドーピング領域６が作
成され、このドーピング領域６は、事後的にソース領域
に対する端子接続部として使用され得る。前記のドーピ
ング領域６の大きさはさらなる層４における開口により
規定される。
【００２６】図３；トレンチ壁にて施されている酸化物
層３ｂは、除去され、熱的酸化が実施される。その際、
トレンチの下方領域にて下方の絶縁層７が形成され、こ
の絶縁層７は、ここではトレンチ壁及びトレンチ底部を
被う。それの厚さは、例えば３０〜１００ｎｍである。
それと同時に、ドーピング領域６上にサブストレート表
面にて酸化物８が形成される。上方及び中央トレンチ領
域における壁では酸化物が形成されない、それというの
は、ここで、窒化物層３ａが酸化マスクとして作用する
からである。
【００２７】図４；残りの窒化物層３ａは、そこで除去
される。トレンチ壁の上方領域内へのｎドーピングでの
打ち込みが実施される。トレンチ壁の２つの対向する部
分（側）が同一のトレンチ深さまで打込まれる。それに
より生成されたソース領域９（これはここで２つの部分
領域から成る）の垂直方向の寸法は、打ち込み角度及び
トレンチ幅とにより定められる。要するに、種々の幅の
トレンチの場合、それぞれのソース領域は、異なった深
さでトレンチ内に達し、その結果、トレンチ壁の残りの
中央領域１０―これはサブストレートのドーピング及び
トランジスタのチャネル領域を形成するーは、種々の長
さである（サブストレート表面に対して垂直方向で）。
それにより、単一の斜め方向打ち込み（場合により対向
するトレンチ壁にて）により、種々のチャネル長さ１０
が生成可能である。ドーピング材―要するに、同一打ち
込み角度―と同時に酸素を打ち込みでき、この酸素は、
トレンチ壁内に組込まれる。それの打ち込みエネルギ
は、酸素が壁表面の付近に残存するように選定される。
【００２８】図５；酸化ステップにより、トレンチ壁の
中央領域にてゲート酸化物１１が生成され、ここで、ト
レンチ壁の上方領域にて上方の絶縁層１２が生成され
る。打ち込まれた酸素の組込により絶縁層１２は、ゲー
ト酸化物より厚い。プロセス条件に応じて、ドーピング
された領域６上にて配された酸化物８が肥厚化される。
【００２９】図６；次いで面全体に亘って、ゲート材料
として適当な導電層１３、殊にドーピングされたポリシ
リコンが被着される。
【００３０】図７；ポリシリコン１３は、異方的にエッ
チングされ、その結果、トレンチ底部にて下方の絶縁層
７が露出され、トレンチ壁にて、リング状のポリシリコ
ンスペーサ１３が残る。このポリシリコンスペーサ１３
は、ゲート２を形成する。有利には、スペーサエッチン
グの場合、トレンチの一部及びそれにつづく、サブスト
レートの領域がマスクで被われ、その結果ここではポリ
シリコン１３が残り、ゲートに対する端子、接続部とし
て使用され得る（図７中図平面外）。それにつづいて、
絶縁分離アイソレーションとしてゲート１３上に、面全
体に亘り、窒化物層１４がデポジション堆積される。サ
ブストレート表面上にて当該の窒化物が例えばＣＭＰを
用いて除去される。このために、ゲート端子、接続部が
前もって凹所として凹まされている場合、例えばＣＭＰ
を使用できる。
【００３１】図８；配置構成全体が、酸化処理ステップ
を受け、この酸化処理ステップでは、サブストレート表
面上には下方絶縁層７より厚い酸化物１５が形成され
る。窒化物１４は、酸化マスクとして作用する。それに
引き続いて、窒化物が、異方的にエッチングされ、その
結果トレンチ底部にて下方の絶縁層７が露出される。
【００３２】図９；トレンチ底部にてドレイン領域５の
一部が露出されるまで、異方性の、有利な面全体に亘っ
ての酸化物エッチングが行われる。サブストレート表面
上にはなお酸化物層１５の残存厚が残る。前記酸化物層
内にはコンタクトホールが、ソース領域の端子、接続部
に対してドーピングされた領域６を介して、そして、ゲ
ートー端子、接続部（図１０参照）に対してエッチング
される。コンタクト打ち込みが、接触移行抵抗の低減の
ためコンタクトホール内にて行われ得る。それにより、
図示の領域５′も形成される。更に、導電層１６が、例
えば適当な金属が被着され、其れにより、コンタクトが
ソース、ドレイン及びゲートに生成される。
【００３３】図１０；ドーピングされた領域６，ポリシ
リコン１３及びソース、ドレイン及びゲートに対する所
定の端子、接続部Ｓ、Ｄ及びＧの配置状態をサブストレ
ート表面の平面図に示す。図１〜９の断面線は、線Ａ−
Ａに沿って延びる。
【００３４】本発明を要約的に述べると、次の通りであ
る。
【００３５】本発明のバーチカルＭＯＳトランジスタ
は、トレンチの内部に配されているゲートにより特徴づ
けられており、ここで、チャネル、ソース及びドレイン
は、サブストレート中にトレンチ壁に設けられている。
ゲートは、ドレイン端子、接続部をリング状に囲繞して
おり、該ドレイン端子、接続部は、サブストレート表面
から、トレンチ底部に設けられたドレインのところまで
延在するものである。ゲート生成の際の斜め方向打ち込
みの使用により、種々の幅を有するサブストレート上
に、種々のチャネル長さを有するバーチカルＦＥＴトラ
ンジスタを作製できる。
【００３６】
【発明の効果】本発明によれば、電気的特性の改善され
たバーチカルＦＥＴトランジスタを実現することがで
き、亦、種々のチャネル長のトランジスタの作成を付加
的なマスク平面を使用せずに可能にする相応の作製方法
を実現することができるという効果が奏される。
【図面の簡単な説明】
【図１】サブストレートにてトレンチをエッチングし、
多層配列構造でデポジションにより被覆し、さらなる層
を被覆し、除去する方法ステップをトランジスタ作製上
の半導体サブストレートの横断面で示す概念図。
【図２】次いで保護層を生成し、ドレイン領域を生成す
る方法ステップをトランジスタ作製上の半導体サブスト
レートの横断面で示す概念図。
【図３】下方領域に下方絶縁層を形成し、サブストレー
ト表面に、酸化物を生成する方法ステップをトランジス
タ作製上の半導体サブストレートの横断面で示す概念
図。
【図４】トレンチ壁の上方領域にてドーピング打ち込み
によりソース領域を生成する方法ステップをトランジス
タ作製上の半導体サブストレートの横断面で示す概念
図。
【図５】酸化ステップによりゲート酸化物を生成する方
法ステップをトランジスタ作製上の半導体サブストレー
トの横断面で示す概念図。
【図６】面全体に亘り、ゲート材料にて適するポリシリ
コンを被着する方法ステップをトランジスタ作製上の半
導体サブストレートの横断面で示す概念図。
【図７】絶縁分離アイソレーションとして窒化物をデポ
ジションする方法ステップをトランジスタ作製上の半導
体サブストレートの横断面で示す概念図。
【図８】酸化プロセスにより酸化物を形成し、下方の絶
縁層を露出するステップ方法ステップをトランジスタ作
製上の半導体サブストレートの横断面で示す概念図。
【図９】酸化物エッチングを実施し、コンタクトホール
をエッチングする方法ステップをトランジスタ作製上の
半導体サブストレートの横断面で示す概念図。
【図１０】ドレイン領域及びドレイン、ゲートの端子、
接続部を示す断面線に沿った平面略図。
【符号の説明】
１ Ｓｉ半導体サブストレート ２ トレンチ ３ 多層配列構造 ４ さらなる層 ５ ドレイン領域 ６ ｎドーピング領域 ７ 下方絶縁層 ８ 酸化物 ９ ソース領域 １０ チャネル領域 １１ ゲート酸化物 １２ 絶縁層 １３ 導電層、スペーサ １４ 窒化物層 １５ 酸化物層 １６ 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート シュナイダー ドイツ連邦共和国 ミュンヘン ジークム ント−シャッキー−シュトラーセ 20 (72)発明者 ユルゲン リンドルフ ドイツ連邦共和国 フリードベルク テル ラーナー シュトラーセ ２ (72)発明者 トアイ−タイ レ ドイツ連邦共和国 ミュンヘン オットブ ルンナーシュトラーセ 43

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体サブストレート（１）にて作成さ
    れているバーチカルＭＯＳトランジスタにおいて、 前記サブストレートにトレンチ（２）が設けられてお
    り、前記トレンチは、サブストレート表面から深所内へ
    延在しており、 ドレイン領域（５）が、半導体サブストレート（１）に
    てトレンチ底部及びトレンチ壁の下方領域につづいて１
    つのドープ領域により形成されており、 ソース領域（９）が、トレンチの上方領域にてトレンチ
    壁につづいて、半導体サブストレート（１）の１つのド
    ープ領域により形成されており、 チャネル領域（１０）が、半導体サブストレートの１つ
    の領域によりトレンチ壁につづいてトレンチの中央領域
    内に形成されており、 ゲート（１３）がトレンチ（２）の内部に配されてお
    り、そして、上方（１２）ないし下方（７）の絶縁層に
    よりソースないしドレイン領域から絶縁分離され、ゲー
    ト誘電体（１１）によりチャネル領域から絶縁分離され
    ており、 ゲート（１３）は、ゲートから絶縁分離されたドレイン
    端子、接続部（１６）をリング状に囲繞しており、前記
    のドレイン端子、接続部（１６）は、サブストレート表
    面からドレイン端子、接続部（５）のところまで延在し
    ていることを特徴とするバーチカルＦＥＴトランジス
    タ。
  2. 【請求項２】 上方絶縁層（１２）、下方絶縁層（７）
    及びゲート誘電体（１１）は、熱的酸化珪素から成るこ
    とを特徴とする請求項１記載のトランジスタ。
  3. 【請求項３】 ドレイン端子、接続部は、窒化珪素層
    （１４）によりゲートから絶縁分離されていることを特
    徴とする請求項１又は２記載のトランジスタ。
  4. 【請求項４】 ソース領域は、これと連結、接続された
    ドーピング領域（６）を介してサブストレート表面に接
    続可能であることを特徴とする請求項１から３までのう
    ちいずれか１項記載のトランジスタ。
  5. 【請求項５】 ソース領域（９）は、トレンチ壁の対向
    する個所に２つの部分領域を有し、その２つの部分領域
    は、導電的に相互に接続されていることを特徴とする請
    求項１から４までのうちいずれか１項記載のトランジス
    タ。
  6. 【請求項６】 チャネル長は、トレンチ（２）の幅を用
    いて可調整であることを特徴とする請求項１から５まで
    のうちいずれか１項記載のトランジスタ。
  7. 【請求項７】 トレンチ（２）は、円形の横断面を有
    し、ソース領域（９）及びチャネル領域（１０）はトレ
    ンチをリング状に囲繞することを特徴とする請求項１か
    ら６までのうちいずれか１項記載のトランジスタ。
  8. 【請求項８】 請求項１から７までのうち何れか１項記
    載のトランジスタの作製方法において、 下記のステップを有する、即ち、 半導体サブストレート（１）にてトレンチ（２）を形成
    し、 トレンチ壁に保護層（３）を形成し、該保護層（３）
    は、下方トレンチ領域におけるトレンチ壁及びトレンチ
    底部を露出するものであり、 露出しているトレンチ壁及びトレンチ底部のドーピング
    により、そして、保護層（３）の除去によりドレイン領
    域（５）を生成し、 ドレイン領域（５）上に下方の絶縁層（７）を形成し、 トレンチ壁の上方領域内への斜めの打ち込みによりソー
    ス領域（９）を形成し、 トレンチ壁上にゲート誘電体（１１）を形成し、ソース
    領域上に上方絶縁層（１２）を形成し、 トレンチを充填しないゲート（１３）をトレンチ壁上に
    形成し、 ゲート上に絶縁分離アイソレーション（１４）を形成
    し、 トレンチ底部を露出し、トレンチを導電層（１６）で充
    填し、ドレイン端子、接続部を形成することを特徴とす
    るバーチカルＦＥＴトランジスタの作製方法。
  9. 【請求項９】 保護層（３）の生成のため複数の部分層
    （３ａ，３ｂ，３ｃ）を壁にて、そして、トレンチの底
    部上に被着し、 最上方の部分層（３ｃ）をトレンチ底部上にて異方性の
    エッチングにより除去し、 次いでその下に位置する部分層（３ｂ，３ｃ）をトレン
    チ底部上で、そして、トレンチ壁の下方領域にて等方的
    エッチングにより除去することを特徴とするバーチカル
    ＦＥＴトランジスタ作製方法。
  10. 【請求項１０】 保護層は、窒化珪素／酸化珪素／窒化
    珪素から成ることを特徴とする請求項９記載の方法。
  11. 【請求項１１】 トレンチ底部上でドレイン領域（５）
    の作成後、そして、保護層（３）の完全な除去前に、熱
    的酸化物を下方絶縁層（７）として生成することを特徴
    とする請求項８から１０までのうちいずれか１項記載の
    方法。
  12. 【請求項１２】 トランジスタのチャネル長を、ソース
    領域（９）の生成の際の打ち込み角度により及び／又は
    トレンチ幅により調整セッティングすることを特徴とす
    る請求項８から１１までのうちいずれか１項記載の方
    法。
  13. 【請求項１３】 上方絶縁層（１２）の生成のため、ソ
    ース領域の打ち込みの際酸素を打ち込むことを特徴とす
    る請求項８から１２までのうちいずれか１項記載の方
    法。
  14. 【請求項１４】 ドーピングされた領域（６）をトレン
    チにてサブストレート表面につづいて形成し、前記のド
    ーピングされた領域（６）は、ソース領域（９）と結合
    され、ソース領域に対する端子、接続部として用いられ
    ることを特徴とする請求項８から１３までのうちいずれ
    か１項記載の方法。
  15. 【請求項１５】 ソース領域の作成のため、上方トレン
    チ壁の２つの対向する領域にて同じ角度のもとで打ち込
    みを行うことを特徴とする請求項８から１４までのうち
    いずれか１項記載の方法。
  16. 【請求項１６】 円形の横断面を有するトレンチを形成
    し、ソース領域の作成のため、上方トレンチ壁のリング
    状領域の打ち込みを行うことを特徴とする請求項８から
    １４までのうちいずれか１項記載の方法。
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