KR20100106017A - 리세스 채널 트랜지스터 및 이의 제조 방법 - Google Patents

리세스 채널 트랜지스터 및 이의 제조 방법 Download PDF

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Abstract

게이트 유도 드레인 누설 전류의 발생이 억제될 수 있는 리세스 채널을 갖는 트랜지스터 및 그 제조 방법을 제공한다. 리세스 채널 트랜지스터의 제조 방법에서는, 반도체 기판 내 소자 분리막을 형성한다. 반도체 기판에 대한 식각 공정을 수행하여 반도체 기판 내 활성 영역을 가로지르는 트렌치를 형성한다. 열산화 공정을 수행하여, 트렌치의 측벽, 저면 및 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 상에, 반도체 기판의 상면 및 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서 측벽의 나머지 부위와 저면보다 더 두꺼운 두께를 갖도록 게이트 절연막을 형성한다. 트렌치를 채우는 게이트 전극을 형성한다. 따라서, 게이트 전극 아래의 모서리 부위에서 누설 전류(GIDL)의 발생을 감소시킬 수 있다.

Description

리세스 채널 트랜지스터 및 이의 제조 방법{Recess channel transistor and method of manufacturing the same}
본 발명은 리세스 채널 트랜지스터 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 디램 반도체 셀의 전류 특성을 향상시킬 수 있는 리세스 채널 트랜지스터(recess channel transistor) 및 이의 제조 방법에 관한 것이다.
현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰이 감소됨에 따라, MOS 트랜지스터의 채널 길이가 줄어들고 있다. 채널 길이가 줄어들게 되면, 단채널 효과(short-channel effect)나 펀치쓰루 효과(punch through effect)와 같은 문제가 발생하게 된다. 이러한 문제를 최소화시키기 위해, 상기 단채널 효과를 방지하고, 리프레쉬(refresh) 특성을 향상시키기 위해 상기 게이트 전극의 수평 면적은 증가시키지 않으면서도 물리적으로 게이트 전극의 채널의 길이를 증가시키는 리세스 채널 트랜지스터에 대한 연구가 활발히 진행되고 있다.
그러나, 상기 리세스 채널 트렌지스터에서는 앤모스 트랜지스터와 전기적으로 연결되어 있는 커패시터를 리프레쉬(refresh) 시키기 위하여 드레인 전압(Vd)이 인가될 경우에 게이트 유도 드레인 누설 전류(gate induced drain leakage; GIDL) 문제가 발생되고 있다. 상기 누설 전류를 억제하기 위하여, 턴-온된 트랜지스터와 이웃한 턴-오프된 트랜지스터의 게이트 전극에 소정의 마이너스 전압을 인가할 수 있다. 그러나, 리세스된 게이트 전극을 갖는 트랜지스터에서는 게이트 전극과 불순물 영역과의 사이를 완전히 절연시키기 어려우므로 게이트 유도 드레인 누설 전류(GIDL)가 더욱 증가하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 게이트 유도 드레인 누설 전류의 발생을 억제할 수 있는 리세스 채널 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 게이트 유도 드레인 누설 전류의 발생을 억제할 수 있는 리세스 채널 트랜지스터의 제조 방법을 제공하는데 있다.
상술한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터는 반도체 기판 내 활성 영역을 한정하도록 제공되는 소자 분리막을 포함한다. 상기 활성 영역의 반도체 기판 내 상기 활성 영역을 가로지르도록 제공되는 트렌치를 포함한다. 상기 트렌치의 측벽, 저면 및 상기 트렌치의 상부 모서리와 접하는 반도체 기판의 상면을 덮되, 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 및 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서의 두께가 상기 트렌치의 측벽의 나머지 부위 및 저면 상에서의 두께보다 두꺼 운 게이트 절연막을 포함한다. 상기 게이트 절연막이 형성된 트렌치를 채우는 게이트 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연막 중에서 상기 반도체 기판의 상면에 존재하는 제1 게이트 절연막은 열산화막 패턴 및 실리콘 질화물 또는 중온 산화물로 이루어지는 버퍼막 패턴이 적층된 구조를 갖을 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연막 중에서 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 상에 존재하는 제2 게이트 절연막은 실리콘 산질화막 패턴일 수 있다. 또한, 상기 게이트 절연막 중에서 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 존재하는 제2 게이트 절연막은 실리콘 산화막 패턴 및 실리콘 산질화막 패턴이 적층된 구조를 갖을 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 트렌치와, 상기 하부 트렌치 상에 위치하고 수직한 측벽 프로파일을 갖는 상부 트렌치를 포함할 수 있다.
상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 제조 방법은 반도체 기판 내에 활성 영역을 한정하는 소자 분리막을 형성한다. 상기 반도체 기판에 대한 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 내에 상기 활성 영역을 가로지르는 트렌치를 형성한다. 열산화 공정을 수행하여, 상기 트렌치의 측벽, 저면 및 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 상에, 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 및 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서 상기 트렌치의 상기 측벽의 나머지 부위 및 저면보다 더 두꺼운 두께를 갖도록 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 상기 트렌치를 채우는 게이트 전극을 형성한다.
본 발명의 일 실시예에 있어서, 상기 트렌치를 형성하기 전에, 상기 반도체 기판 상에 열산화막, 버퍼막 및 마스크 패턴을 순차적으로 적층하고, 상기 마스크 패턴을 이용하여 상기 버퍼막 및 열산화막에 식각 공정을 수행하여 상기 반도체 기판 상에 열산화막 패턴 및 버퍼막 패턴을 형성하는 공정을 더 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼막 패턴은 실리콘 질화물 또는 중온 산화물을 포함하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연막을 형성하는 단계는, 상기 트렌치 내에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막이 형성된 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 실리콘 질화물로 이루어지는 스페이서를 형성하는 공정 및 열산화 공정을 수행하여 상기 트렌치의 상기 스페이서가 형성되지 않은 내부에는 게이트 산화막을 형성하는 동시에, 상기 스페이서를 산화시켜 상기 트렌치의 상기 측벽 부위에 실리콘 산질화물막을 형성하는 공정을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스페이서는, 상기 실리콘 산화막이 형성된 트렌치를 갖는 반도체 기판 상에 실리콘 질화물을 도포하여 스페이서막을 형성한다. 상기 스페이서막에 이방성 식각 공정을 수행하여, 상기 트렌치의 저면 부위의 상기 반도체 기판을 노출시키면서, 상기 실리콘 산화막이 형성된 트렌치의 상 부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 상기 스페이서막을 잔류시켜 형성할 수 있다.
또한, 상기 스페이서를 형성하는 단계 이후에, 상기 스페이서를 마스크로 이용한 등방성 식각 공정을 수행하여 상기 트렌치 바닥의 반도체 기판과 접하는 부위를 볼 형상으로 확장시키는 공정과, 상기 포토레지스트 패턴에 노출된 상기 반도체 기판의 주변 회로 영역 상에 형성된 상기 버퍼막 패턴 및 열산화막 패턴을 제거하는 공정을 더 수행할 수 있다.
상기와 같은 본 발명의 리세스 채널 트랜지스터 및 이의 제조 방법에 따르면, 트렌치의 바닥에 형성되는 게이트 절연막의 두께보다 불순물 영역과 접하는 트렌치의 측벽 일부 상의 실리콘 산질화물을 포함하는 게이트 절연막을 더 두껍게 형성함으로써, 상기 트렌치 내에 리세스된 게이트 전극과 불순물 영역 사이에서 발생될 수 있는 게이트 유도 드레인 누설 전류(GIDL)를 억제할 수 있다. 그리고, 상기 트렌치의 상부 모서리 부위와 접하는 반도체 기판 상에도 열산화막 패턴 및 버퍼막 패턴을 적층시켜 두껍게 형성함으로써, 게이트 전극 아래의 모서리 부위에서도 게이트 유도 드레인 누설 전류(GIDL)의 발생을 차단할 수 있다.
반면, 트렌치 저면의 채널 영역에서 게이트 절연막은 얇게 형성됨으로써, 셀 트랜지스터의 동작 전류 특성을 향상시킬 수 있다.
이하, 본 발명의 실시예들에 따른 리세스 채널 트랜지스터 및 이의 제조 방 법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예들에 따른 리세스 채널 트랜지스터를 나타내기 위한 평면도이다. 도 2는 본 발명의 제1 실시예에 따른 리세스 채널 트랜지스터를 도 1의 I-I'방향으로 절단한 단면도이다. 본 실시예는 리세스 게이트 전극을 갖는 DRAM 메모리 장치의 셀 트랜지스터에 관한 것이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 내에는 활성 영역(A)을 한정하는 소자 분리막(11)이 제공된다. 소자 분리막(12)은 얕은 트렌치 소자 분리막(shallow trench isolation)일 수 있다. 상기 활성 영역(A)의 반도체 기판(10) 내에 활성 영역(A)을 가로지르는 적어도 하나의 트렌치(28)가 제공된다. 트렌치(28)는 반도체 기판(10)의 표면으로부터 소정 깊이로 리세스된 형상을 갖는다. 게이트 절연막(44)은 측벽, 저면 및 트렌치(28)의 상부 모서리와 접하는 반도체 기판(10)의 상면을 덮도록 제공된다. 이때, 게이트 절연막(44)은 트렌치(28)의 상부 모서리와 인접한 반도체 기판(10)의 상면 상에 제공되는 제1 게이트 절연막(25)과, 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 제공되는 제2 게이트 절연막(42) 및 트렌치(28)의 저면에 제공되는 제3 게이트 절연막(40)을 포함한다. 여기서, 상기 제1 거리는 트렌치(28)의 측벽의 전체 길이보다 짧은 길이를 갖으며, 트렌치(28)에 인접한 불순물 영역(50)의 형성 깊이보다 동일하거나 짧은 깊이를 갖는다.
본 발명의 일 실시예에 있어서, 제1 게이트 절연막(25)은 열산화막 패턴(24) 및 열산화막 패턴(24)을 덮는 실리콘 질화물 또는 중온 산화물(middle temperature oxide; MTO)로 이루어지는 버퍼막 패턴(26)이 적층된 구조를 가질 수 있다. 여기서, 버퍼막 패턴(26)은 열산화법이나, 화학기상증착법, 물리기상증착법, 원자층적층법 등의 증착법을 통해 형성될 수 있다. 제2 게이트 절연막(42)은 실리콘 산질화물로 이루어지는 실리콘 산질화막 패턴이며, 실리콘 질화물로 이루어진 스페이서를 형성한 후 상기 스페이서를 산화시켜 형성된다. 제3 게이트 절연막(40)은 열산화 공정에 의해 형성되는 게이트 산화막이다. 여기서, 열산화막 패턴(24) 및 제3 게이트 절연막(40)은 실질적으로 동일한 공정에 의해 형성되어 제1 두께를 갖는 산화막일 수 있다. 상기 제1 두께는 약 100Å 초과의 두께를 갖도록 형성된다. 상기 제1 두께가 100Å 이하일 경우에는 누설 전류가 발생될 수 있기 때문이다.
또한, 게이트 절연막(44)은 트렌치(28)의 상부 모서리와 인접한 반도체 기판(10)의 상면 및 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서의 두께가 트렌치(28)의 측벽의 나머지 부위 및 저면 상에서의 두께보다 두껍게 형성되는 것이 바람직하다. 즉, 제1 및 제2 게이트 절연막(25, 42)은 제3 게이트 절연막(40)보다 두껍게 형성된다. 이는 트렌치(28)의 상부 모서리 부위와 게이트 전극(46)과의 사이에 게이트 절연막(44)의 두께가 상기 제1 두께보다 얇아질 경우 게이트 유도 드레인 누설 전류(GIDL) 문제가 발생되기 때문이다. 이에 따라, 게이트 절연막(44) 중 게이트 전극(46) 및 게이트 스페이서(48)와 불순물 영역(50)이 만나는 부위에 위치한 제1 및 제2 게이트 절연막(25,42)에서 두껍게 형성시킴으로써, 게이트 유도 드레인 누설 전류(GIDL)의 발생을 차단할 수 있다.
게이트 절연막(44)이 형성된 트렌치(28)를 채우는 게이트 전극(44)이 제공된다. 여기서, 게이트 전극(46)은 반도체 기판(10)의 표면보다 높은 돌출부를 갖고, 반도체 기판(10)의 표면으로부터 리세스된 형상을 갖도록 제공될 수 있다.
또한, 반도체 기판(10)의 표면으로부터 돌출된 게이트 전극(46)의 측벽을 덮는 게이트 스페이서(48)가 제공될 수 있다. 게이트 전극(46)의 양측에 위치한 반도 체 기판(10) 내에는 불순물 영역(50)이 제공된다. 그 결과, 게이트 전극(46)의 하부 및 측부 영역에 채널 영역이 제공될 수 있다. 즉, 게이트 전극(46)을 포함하는 모스 트랜지스터는 리세스된 채널을 가질 수 있다.
상기와 같이, 트렌치(28)의 바닥에 형성되는 제3 게이트 절연막(40)의 두께보다 불순물 영역(50)과 접하는 트렌치(28)의 측벽 및 반도체 기판(10) 상에 형성되는 제1 및 제2 게이트 절연막(25, 42)의 두께를 더 두껍게 형성함으로써, 트렌치(28) 내 리세스된 게이트 전극(46)과 마주보는 불순물 영역(50)에서 발생되는 게이트 유도 드레인 누설 전류(GIDL)를 억제할 수 있다. 또한, 트렌치(28)의 상부 모서리 부위와 접하는 반도체 기판(10) 상에도 열산화막 패턴(24) 및 버퍼막 패턴(26)을 적층시켜 두껍게 형성함으로써, 트렌치(28)의 상부 모서리 부위인 게이트 스페이서(48)의 하부에서의 게이트 유도 드레인 누설 전류(GIDL) 발생도 감소시킬 수 있다. 이때, 트렌치(28)의 바닥에 채널 영역이 형성되는 제3 게이트 절연막(40)의 두께는 얇게 유지시킴으로써, 셀 트랜지스터의 동작 전류 특성을 향상시킬 수 있다.
다음으로, 도 2 내지 도 9를 참조하여 본 발명의 제1 실시예에 따른 리세스 채널 트랜지스터의 제조 방법을 설명하기로 한다.
도 3 내지 도 9는 본 발명의 제1 실시예에 따른 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, STI(shallow trench isolation) 공정을 수행하여 반도체 기판(10) 내 활성 영역(A)을 정의하는 소자 분리막(12)을 형성한다. 상기 활성 영 역(A)과 소자 분리 영역(D)이 마련된 반도체 기판(10) 상에 열산화막(14), 버퍼막(buffer layer)(16) 및 마스크막(18)을 적층한다. 이어서, 마스크막(18) 상에 제1 포토레지스트 패턴(20)을 형성한다. 제1 포토레지스트 패턴(20)은 마스크막(18)에 리세스 게이트 전극이 형성될 트렌치를 형성하기 위한 식각 마스크로서 사용된다.
열산화막(14)은 이후의 마스크막(20)을 형성하기 이전에 반도체 기판(10) 표면에 가해지는 스트레스를 감소시키기 위한 것이다. 열산화막(14)은 90 내지 110Å의 두께로 형성할 수 있다. 그리고, 버퍼막(16)은 식각 공정에서 반도체 기판(10)을 보호하기 위하여 형성되었을 뿐 아니라, 게이트 전극(46)(도 2 참조)과 게이트 절연막(44)(도 7 참조)의 사이에서 보조적인 절연막으로서 사용된다. 버퍼막(16)은 이후의 식각 공정에서 식각되는 두께를 고려하여 형성되며, 열산화막(14)의 두께보다 두껍게 형성된다.
마스크막(18)은 반도체 기판(10)에 대해 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 이는 마스크막(18)을 이용하여 반도체 기판(10) 내에 트렌치(28)(도 5 참조)를 형성하는 식각 공정을 수행하기 때문이다. 본 발명의 일 실시예에서는 반도체 기판(10)으로서 실리콘 기판을 이용하고, 버퍼막(16)은 실리콘 질화물 또는 중온 산화물(MTO)로 형성할 수 있다. 버퍼막(16)은 열산화법이나 화학 기상 증착법, 물리 기상 증착법, 원자층 적층법과 같은 증착법을 이용하여 형성될 수 있다. 마스크막(18)은 버퍼막(16)이 중온 산화물로 형성되는 경우에, 실리콘 질화물로 형성할 수 있다.
도 4를 참조하면, 제1 포토레지스트 패턴(20)을 식각 마스크로 마스크막(18)을 패터닝하여 버퍼막(16) 상에 마스크 패턴(22)을 형성한다. 여기서, 마스크 패턴(22)은 반도체 기판(10) 상의 활성 영역(A)의 게이트 형성 영역을 정의하는 동시에 반도체 기판(10) 내 트렌치(28)를 형성하기 위한 식각 마스크 역할을 수행한다. 그런 다음, 제1 포토레지스트 패턴(20)을 제거한다.
도 5를 참조하면, 마스크 패턴(22)을 식각 마스크로 이용하여 반도체 기판(10) 표면이 노출될 때까지 버퍼막(16) 및 열산화막(14)을 식각하여 마스크 패턴(22) 하부에 버퍼막 패턴(24) 및 열산화막 패턴(26)을 형성한다. 이에 따라, 마스크 패턴(22) 사이에 반도체 기판(10) 및 소자 분리막(12)의 표면이 노출된다.
그런 다음, 마스크 패턴(22) 사이에 노출된 반도체 기판(10) 및 소자 분리막(12)을 식각하여 트렌치(28)를 형성한다.
본 발명의 일 실시예에 있어서, 마스크 패턴(22)이 반도체 기판(10)과 동일한 물질로 형성될 경우, 트렌치 형성 공정에서 마스크 패턴(22)도 함께 제거될 수 있다. 다른 예에 있어서, 마스크 패턴(22)이 반도체 기판(102)과 다른 물질로 형성될 경우, 트렌치의 형성 공정 이후에 마스크 패턴(22)의 제거를 별도로 수행한다. 예를 들면, 마스크 패턴(22)이 실리콘 질화물로 이루어진 경우에는, CF4, CHF3, CH2F2, Ar, O2 등의 단일 가스를 사용하거나 이들을 혼합한 혼합 가스를 이용하여 제거할 수 있다. 이때, 버퍼막 패턴(26)과 열산화막 패턴(24)은 반도체 기판(10) 상에 잔류한다.
이어서, 트렌치(28)가 형성된 반도체 기판(10) 상에 열산화 공정을 수행하여 트렌치(28)의 내벽에 실리콘 산화막(30)을 형성한다. 상기 열산화 공정은 산소(O2) 가스를 주입하면서 고온 열처리하여 반도체 기판(10)의 실리콘과 상기 산소 가스를 반응시킴으로써, 버퍼막 패턴(26)의 상부 및 트렌치(28)의 내벽에 실리콘 산화막(30)을 형성시킬 수 있다.
도 6을 참조하면, 트렌치(28)의 내벽에 형성된 실리콘 산화막(30) 및 버퍼막 패턴(26) 상에 스페이서막(32)을 형성한다. 스페이서막(32)은 실리콘 질화물을 일정 두께로 도포하여 형성한다. 여기서 스페이서막(32)은 후속의 식각 공정을 통해 스페이서(34)로 형성되며, 스페이서(34)는 이후의 트렌치(28)의 하부면에 식각 공정시 식각 마스크로서 사용된다.
도 7을 참조하면, 스페이서막(32)에 이방성 식각 공정을 수행하여, 버퍼막 패턴(26) 및 트렌치(28)의 저면 부위의 반도체 기판(10)을 노출시키면서, 실리콘 산화막(30)이 형성된 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 스페이서막(32)이 잔류하는 스페이서(34)를 형성한다. 스페이서(34)는 버퍼막 패턴(26)에 대하여 식각 선택비를 갖는 물질막으로 형성된다. 이때, 반도체 기판(10)의 활성 영역(A)에 형성된 트렌치(28) 내에는 스페이서(34)가 트렌치(28)의 상기 측벽 부위에만 잔류하지만, 소자 분리막(12) 내에 형성된 스페이서(34)에서는 트렌치(28)의 측벽 뿐 아니라 저면에도 잔류된다.
본 발명의 다른 실시예에 있어서, 스페이서(34)를 내부 마스크로 이용하여 등방성 식각 공정을 수행하여 스페이서(34) 아래에 노출된 트렌치(28)의 저면 부위를 확장시킬 수도 있다. 이때, 트렌치(28)의 하부는 볼(ball) 형상을 갖도록 형성될 수 있다. 상기 등방성 식각 공정을 수행함으로써, 이후의 리세스 게이트 하부에 형성되는 채널 길이가 길어질 수 있어 단채널 효과가 방지되고, 리프레쉬(refresh) 특성이 향상될 수 있다.
도 8을 참조하면, 트렌치(28) 내 반도체 기판(10)이 노출된 저면에 열산화 공정을 수행하여 보호막(36)을 형성한다. 보호막(36)은 실리콘 산화물을 포함하여 형성된다.
그런 다음, 반도체 기판(10)의 주변 회로 영역(도시되지 않음) 상에 형성된 버퍼막 패턴(26) 및 열산화막 패턴(24)을 제거하기 위하여, 반도체 기판(10)의 활성 영역(A)을 덮는 제2 포토레지스트 패턴(38)을 형성할 수 있다. 제2 포토레지스트 패턴(38)은 결과물 상에 포토레지스트를 코팅시켜 막을 형성한 다음 상기 포토레지스트막에 상기 주변 회로 영역을 노출시키도록 사진 식각하여 형성한다.
도 9를 참조하면, 제2 포토레지스트 패턴(38)을 마스크로 이용하여 반도체 기판(10)의 주변 회로 영역 상의 버퍼막 패턴(26) 및 열산화막 패턴(24)을 순차적으로 제거한다. 상기 제거에서는 플라즈마를 이용한 식각 공정이 이용될 수 있다.
이어서, 반도체 기판(10)의 활성 영역(A) 상에 형성된 제2 포토레지스트 패턴(38)을 오존(O3)을 이용한 애싱으로 제거한다. 이때, 제2 포토레지스트 패턴(38)은 황산(H2SO4) 용액 및 오존(O3)액을 이용하여 습식으로 제거할 수도 있다. 제2 포 토레지스트 패턴(38)의 제거에 의해 반도체 기판(10)의 활성 영역(A)이 노출되며, 트렌치(28)의 저면에 형성된 보호막(36)도 제거된다.
이어서, 산소(O2) 가스 분위기 하에서 열산화(thermal oxidation) 공정을 수행하여, 트렌치(28)의 측벽 및 저면 상에 게이트 절연막(44)을 형성한다. 앞서, 트렌치(28)의 상부 모서리와 인접한 반도체 기판(10)의 상면에 형성된 열산화막 패턴(24) 및 버퍼막 패턴(26)도 제1 게이트 절연막(25)으로서 이용된다. 그리고, 상기 열산화 공정에 의해 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서는 제2 게이트 절연막(42)이 형성되고, 트렌치(28)의 측벽의 나머지 부위 및 저면에는 제3 게이트 절연막(40)이 형성된다. 여기서, 제1, 제2 및 제3 게이트 절연막(25, 42, 40)은 리세스 게이트 전극을 갖는 트랜지스터의 게이트 절연막(44)으로서 작용된다.
이때, 트렌치(28)의 상부 모서리와 인접한 반도체 기판(10)의 상면 및 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서의 게이트 절연막(44)은 트렌치(28)의 측벽의 나머지 부위 및 저면에 형성되는 게이트 절연막(44) 보다 더 두꺼운 두께를 갖도록 형성되는 것이 바람직하다. 이는 트렌치(28)의 상부 모서리 부위와 후속하여 형성되는 게이트 전극(46)과의 사이에 게이트 절연막(44)의 두께가 얇아질 경우 게이트 유도 드레인 누설 전류(GIDL) 문제가 발생되기 때문이다. 따라서, 게이트 절연막(44)의 두께를 트렌치(28)의 상부 모서리와 인접한 반도체 기판(10)의 상면 및 트렌치(28)의 상부 모서리로부터 제1 거리만큼 내려온 측 벽 부위에서 상대적으로 두껍게 형성시킴으로써, 게이트 유도 드레인 누설 전류(GIDL)의 발생을 차단할 수 있다.
구체적으로, 게이트 절연막(44)은 열산화 공정을 수행하여 트렌치(28)의 스페이서(34)가 형성되지 않은 내부에는 게이트 산화막(40)을 형성하는 동시에, 스페이서(34)와 실리콘 산화막(30)을 산화시켜 트렌치(28)의 상기 측벽 부위에 실리콘 산질화물막(42)을 형성한다. 실리콘 산질화막(42)은 게이트 산화막(40)에 비해 두껍게 형성된다. 이는, 게이트 산화막(40)에 채널이 형성되는 동안, 트렌치(28)의 측벽에서 실리콘 산질화막(42)이 게이트 전극과 불순물 영역 사이를 완벽히 절연시키기 위함이다. 게이트 산화막(40), 실리콘 산질화막(42) 및 반도체 기판(10) 상에 형성된 열산화막 패턴(24)과 버퍼막 패턴(26)은 모스 트랜지스터의 게이트 절연막(44)으로서 이용된다.
본 발명의 일 실시예로서, 게이트 산화막(40)은 열산화막 패턴(24)과 실질적으로 동일한 열산화 공정(thermal oxidation process)에 의해 형성된 실질적으로 동일한 두께를 갖는 열산화막일 수 있다. 즉, 제1 게이트 절연막(40) 및 산화막 패턴(24)은 제1 두께를 갖는 산화막일 수 있다. 상기 제1 두께는 약 100Å 초과의 두께를 갖도록 형성된다. 상기 제1 두께가 100Å 이하를 가질 경우에는 게이트 유도 드레인 누설 전류(GIDL)가 발생될 수 있기 때문이다.
한편, 트렌치(28)의 상부 모서리와 접하는 반도체 기판(10) 상에는 열산화막 패턴(24) 및 버퍼막 패턴(26)이 형성되어 있다. 따라서, 열산화막 패턴(24) 및 버퍼막 패턴(26)은 트렌치(28)의 측벽 부위에 형성된 제2 게이트 절연막(42)과 함께 충분한 절연효과를 갖는 보조 절연막으로서 이용될 수 있으므로, 게이트 스페이서(48)(도 2 참조)의 하부에서 게이트 유도 드레인 누설전류(gate induced drain leakage; GIDL)의 발생을 억제시킬 수 있다. 또한, 리세스 채널 트랜지스터의 채널 영역에서는 제3 게이트 절연막(40)의 두께가 얇게 형성되어 셀 트랜지스터에서의 동작 전류 특성을 향상시킬 수 있다.
반면에, 소자 분리막(12) 내에 형성된 트렌치(28)의 내부에는 실리콘 산질화물막(42)만이 형성된다.
도 2를 참조하면, 트렌치(28)의 내부를 채우면서 반도체 기판(10)의 버퍼막 패턴(26) 및 게이트 절연막(44) 상에 게이트 전극(46)을 형성한다. 게이트 전극(46)은 반도체 기판(10)의 표면보다 높은 돌출부를 갖고, 반도체 기판(10)의 표면으로부터 리세스된 형상을 갖도록 형성된다. 게이트 전극(46)은 트렌치(28)의 내부를 채우면서 버퍼막 패턴(26) 상에 도전막(도시되지 않음)을 형성한 다음, 상기 도전막을 일부 제거시켜 형성한다.
이어서, 반도체 기판(10)의 표면으로부터 돌출된 게이트 전극(46)의 양 측벽에 게이트 스페이서(48)를 형성한다. 게이트 스페이서(48)는 실리콘 질화물을 포함하여 형성된다. 이어, 게이트 스페이서(48)가 형성된 게이트 전극(46)의 양측에 위치한 반도체 기판(10) 내에 불순물을 주입하여 불순물 영역(50)을 형성한다. 그 결과, 게이트 전극(46)의 하부 및 측부 일부에 채널 영역이 생성될 수 있다. 그리고, 게이트 전극(46)을 포함하는 모스 트랜지스터는 리세스 채널을 가질 수 있다.
상기와 같이, 불순물 영역(50)과 게이트 전극(46)의 사이에 형성되는 실리 콘 산질화물막인 제2 게이트 절연막(42)은 반도체 기판(10) 상에 형성된 버퍼막 패턴(26) 및 열산화막 패턴(24)의 적층 구조로 이루어진 제1 게이트 절연막(25)과 연결된다. 그리고, 게이트 전극(46)과 트렌치(28)의 저면 및 측면의 나머지 부위와의 사이에서는 제3 게이트 절연막(40)만이 형성된다. 따라서, 게이트 전극(46)과 불순물 영역(50)의 사이에 위치하는 제1 및 제2 게이트 절연막(25, 42)의 두께가 더 두껍게 형성되므로, 게이트 전극(46)과 불순물 영역(50)이 제1 및 제2 게이트 절연막(25, 42)을 사이에 두고 마주보는 영역에서 발생하는 게이트 유도 드레인 누설전류(GIDL)는 억제될 수 있다.
실시예 2
본 실시예에 따른 리세스 채널 트랜지스터에서는 트렌치의 내부 및 트렌치의 상부 모서리에 인접한 반도체 기판 상에 형성된 게이트 절연막을 제외하고, 실시예 1에서와 동일한 물질 및 구조를 갖는 부재로 이루어진다. 따라서, 리세스 채널 트랜지스터는 게이트 절연막을 제외하고는 실시예 1에서 설명한 바와 동일한 부재로 이루어지기 때문에, 상기 동일한 부재에 대한 설명은 생략하고, 게이트 절연막에 대하여 설명한다.
도 10은 본 발명의 제2 실시예에 따른 리세스 채널 트랜지스터를 나타내는 단면도이다. 본 실시예에 따른 리세스 채널 트랜지스터는 게이트 절연막을 제외하고는 상기 실시예 1에서 설명한 리세스 채널 트랜지스터와 동일하다.
리세스 채널 트랜지스터(110)는 도 1 및 도 2를 참조로 설명한 바와 동일한 물질 및 구조를 갖는 반도체 기판(100), 소자 분리막(112), 트렌치(128), 게이트 전극(146), 게이트 스페이서(148) 및 불순물 영역(150)이 제공된다.
도 10을 참조하면, 게이트 절연막(144)은 측벽, 저면 및 트렌치(128)의 상부 모서리와 접하는 반도체 기판(100)의 상면을 덮도록 제공된다. 그리고, 게이트 절연막(144)은 트렌치(128)의 상부 모서리와 인접한 반도체 기판(100)의 상면 상에 제공되는 제1 게이트 절연막(124)과, 트렌치(128)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 제공되는 제2 게이트 절연막(142) 및 트렌치(128)의 저면에 제공되는 제3 게이트 절연막(140)을 포함한다. 이때, 제1 게이트 절연막(125)과 제2 게이트 절연막(142)의 두께가 제3 게이트 절연막(140)의 두께보다 두껍게 형성된다.
본 발명에 일 실시예에 있어서, 제1 게이트 절연막(125)은 실리콘 질화물, 중온 산화물(MTO), 열산화물 등으로 이루어질 수 있다. 여기서, 제1 게이트 절연막(125)은 열산화법이나, 화학 기상 증착법, 물리 기상 증착법, 원자층 적층법 등의 증착법을 통해 형성될 수 있다. 제2 게이트 절연막(142)은 실리콘 산화막 패턴(130) 및 실리콘 산질화막 패턴(134)이 적층된 구조를 가진다. 실리콘 산화막 패턴(130)은 열산화법을 통해 형성되며, 실리콘 산질화막 패턴(134)은 실리콘 산화막 패턴(130) 상에 실리콘 질화물로 이루어진 스페이서를 형성한 후 상기 스페이서를 산화시켜 형성된다. 제3 게이트 절연막(140)은 열산화 공정에 의해 형성되는 게이트 산화막이다. 여기서, 실리콘 산화막 패턴(130) 및 제3 게이트 절연막(140)은 실질적으로 동일한 공정에 의해 형성되어 제1 두께를 갖는 산화막일 수 있다. 상기 제1 두께는 약 100Å 초과의 두께를 갖도록 형성된다. 상기 제1 두께가 100Å 이하일 경우에는 누설 전류가 발생될 수 있기 때문이다.
상기 제2 게이트 절연막(142)이 실리콘 산화막 패턴(130) 및 실리콘 산질화막 패턴(134)의 적층 구조로 제공됨으로써, 트렌치(128)의 측벽 부위에서의 불순물 영역(150)과 게이트 전극(146) 사이의 절연성이 단일 구조일 경우에 비해 더욱 향상될 수 있다. 따라서, 게이트 절연막(144) 중 트렌치(128) 내부에서 게이트 전극(146)과 불순물 영역(150)이 만나는 부위에 위치한 제2 게이트 절연막(142)을 두껍게 형성시킴으로써, 게이트 유도 드레인 누설 전류(GIDL)의 발생을 차단할 수 있다.
실시예 3
본 실시예에 따른 리세스 채널 트랜지스터에서는 트렌치와, 트렌치의 내부 및 트렌치의 상부 모서리에 인접한 반도체 기판 상에 형성된 게이트 절연막을 제외하고, 실시예 1에서와 동일한 물질 및 구조를 갖는 부재로 이루어진다. 따라서, 리세스 채널 트랜지스터는 트렌치 및 게이트 절연막을 제외하고는 실시예 1에서 설명한 바와 동일한 부재로 이루어지기 때문에, 상기 동일한 부재에 대한 설명은 생략하고, 트렌치 및 게이트 절연막에 대하여 설명한다.
도 11은 본 발명의 제3 실시예에 따른 리세스 채널 트랜지스터를 나타내는 단면도이다. 본 실시예에 따른 리세스 채널 트랜지스터는 트렌치 및 게이트 절연막을 제외하고는 상기 실시예 1에서 설명한 리세스 채널 트랜지스터와 동일하다.
리세스 채널 트랜지스터(210)는 도 1 및 도 2를 참조로 설명한 바와 동일한 물질 및 구조를 갖는 반도체 기판(200), 소자 분리막(212), 게이트 전극(246), 게이트 스페이서(248) 및 불순물 영역(250)이 제공된다.
도 11을 참조하면, 트렌치(228)는 내부가 확장되어 볼(ball) 형상을 갖는 하부 트렌치(227) 및 상부 트렌치(229)로 구분된다. 하부 트렌치(227)는 실질적으로 둥근 내벽 프로파일을 가지며, 상부 트렌치(229)는 하부 트렌치(227) 상에 위치하고 수직한 측벽 프로파일을 갖는다. 하부 트렌치(227)는 둥근 내벽 프로파일을 가지므로 하부 트렌치(227) 내부에 제공된 리세스 게이트 전극(246) 아래의 채널 길이가 길어질 수 있다. 따라서, 하부 트렌치(227)를 포함하는 트렌치(228)는 길어진 채널에 의해 단채널 효과가 방지될 수 있고, 리프레쉬(refresh) 특성도 향상될 수 있다.
게이트 절연막(244)은 측벽, 저면 및 트렌치(228)의 상부 모서리와 접하는 반도체 기판(200)의 상면을 덮도록 제공된다. 그리고, 게이트 절연막(244)은 트렌치(228)의 상부 모서리와 인접한 반도체 기판(200)의 상면 상에 제공되는 제1 게이트 절연막(225)과, 트렌치(228)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 제공되는 제2 게이트 절연막(242) 및 트렌치(228)의 저면에 제공되는 제3 게이트 절연막(240)을 포함한다. 이때, 제1 게이트 절연막(225)과 제2 게이트 절연막(242)의 두께가 제3 게이트 절연막(240)의 두께보다 두껍게 형성된다.
본 발명에 일 실시예에 있어서, 제1 게이트 절연막(225)은 열산화막 패턴(224) 및 열산화막 패턴(224)을 덮는 실리콘 질화물 또는 중온 산화물(middle temperature oxide; MTO)로 이루어지는 버퍼막 패턴(226)이 적층된 구조를 가질 수 있다. 여기서, 버퍼막 패턴(226)은 열산화법이나, 화학 기상 증착법, 물리 기상 증착법, 원자층 적층법 등의 증착법을 통해 형성될 수 있다. 제2 게이트 절연막(242)은 실리콘 산화막 패턴(230) 및 실리콘 산질화막 패턴(241)이 적층된 구조를 가진다. 실리콘 산화막 패턴(230)은 열산화법을 통해 형성되며, 실리콘 산질화막 패턴(241)은 실리콘 산화막 패턴(230) 상에 실리콘 질화물로 이루어진 스페이서를 형성한 후 상기 스페이서를 열산화시켜 형성된다. 제3 게이트 절연막(240)은 열산화 공정에 의해 형성되는 게이트 산화막이다.
여기서, 실리콘 산화막 패턴(230) 및 제3 게이트 절연막(240)은 실질적으로 동일한 공정에 의해 형성되어 제1 두께를 갖는 산화막일 수 있다. 상기 제1 두께는 약 100Å 초과의 두께를 갖도록 형성된다. 상기 제1 두께가 100Å 이하일 경우에는 누설 전류가 발생될 수 있기 때문이다.
상기 제1 게이트 절연막(225)이 열산화막 패턴(224) 및 버퍼막 패턴(226)이 적층되어 제공되고, 제2 게이트 절연막(242)도 실리콘 산화막 패턴(230) 및 실리콘 산질화막 패턴(241)이 적층된 구조로 제공됨으로써, 트렌치(228)의 측벽 부위 및 트렌치(228)와 인접한 반도체 기판(200) 상면에서의 불순물 영역(250)과 게이트 전극(246) 사이의 절연성이 향상될 수 있다. 이와 같이, 본 실시예의 리세스 채널 트랜지스터(210)에서는 게이트 절연막(244) 중 트렌치(228) 내부에서 게이트 전극(246)과 불순물 영역(250)이 만나는 부위에 위치한 제1 및 제2 게이트 절연막(225, 242)들이 모두 이중 적층 구조로 두껍게 형성됨으로써, 실시예 1 및 실시 예 2의 경우에 비해 게이트 유도 드레인 누설 전류(GIDL)의 발생이 더욱 차단될 수 있다.
다음으로, 본 실시예에 따른 리세스 채널 트랜지스터의 제조 방법에 대하여 설명한다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 제조 방법은 트렌치의 형성 공정 및 게이트 절연막 형성 공정을 제외하고는 상기 실시예 1에서 설명한 제조 방법과 동일하다.
도 3 내지 도 6을 참조로 설명한 바와 동일한 공정을 수행하여, 도 6에 도시된 구조물을 형성한다. 즉, 반도체 기판(200) 내 트렌치(228)의 내벽에 형성된 실리콘 산화막(230) 및 버퍼막 패턴(226) 상에 스페이서막(232)을 형성한다.
이어서, 도 12를 참조하면, 스페이서막(232)에 이방성 식각 공정을 수행하여, 버퍼막 패턴(226) 및 트렌치(228)의 측벽의 나머지 부위 및 저면 부위의 반도체 기판(200)을 노출시키면서, 실리콘 산화막(232)이 형성된 트렌치(228)의 측벽 일부에만 잔류하는 스페이서(234)를 형성한다. 스페이서(234)는 버퍼막 패턴(226)에 대하여 식각 선택비를 갖는 물질막으로 형성된다. 이때, 반도체 기판(200)의 활성 영역(A)에 형성된 트렌치(228) 내에는 스페이서(234)가 트렌치(228)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 잔류하지만, 소자 분리막(212) 내에 형성된 스페이서(234)에서는 트렌치(228)의 측벽 뿐 아니라 저면에도 잔류된다.
이어서, 스페이서(234)를 내부 마스크로 이용하여 등방성 식각 공정을 수행 하여 스페이서(234) 아래에 노출된 트렌치(228)의 저면 부위를 확장시킨다. 상기 등방성 식각 공정을 수행함으로써, 트렌치(228)의 하부 트렌치(227)가 볼(ball) 형상을 갖도록 형성된다. 따라서, 이후의 리세스 게이트 전극 하부에 형성되는 채널 길이가 길어질 수 있어 단채널 효과가 방지되고, 리프레쉬(refresh) 특성이 향상될 수 있다.
이어서, 하부 트렌치(227)의 형성으로, 반도체 기판(200)이 노출된 부위에 열산화 공정을 수행하여 보호막(도시되지 않음)을 더 형성할 수 있다. 상기 보호막은 실리콘 산화물을 포함하여 형성된다. 이어서, 반도체 기판(200)의 주변 회로 영역(도시되지 않음) 상에 형성된 버퍼막 패턴(226) 및 열산화막 패턴(224)을 제거하기 위하여 반도체 기판(200)의 활성 영역(A)을 덮는 제2 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 반도체 기판(200)의 주변 회로 영역 상의 버퍼막 패턴(226) 및 열산화막 패턴(224)을 순차적으로 제거한다. 상기 제거에서는 플라즈마를 이용한 식각 공정이 이용될 수 있다. 그런 다음, 상기 제2 포토레지스트 패턴 및 하부 트렌치(227)에 형성된 상기 보호막을 제거시켜, 반도체 기판(200)의 활성 영역(A)을 노출시킨다.
도 13을 참조하면, 산소(O2) 가스 분위기 하에서 열산화(thermal oxidation) 공정을 수행하여, 트렌치(228)의 측벽 및 저면 상에 게이트 절연막(244)을 형성한다. 앞서, 트렌치(228)의 상부 모서리와 인접한 반도체 기판(200)의 상면에 형성된 열산화막 패턴(224) 및 버퍼막 패턴(226)도 제1 게이트 절연막(225)으로서 이용된 다. 그리고, 상기 열산화 공정에 의해 트렌치(228)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서는 제2 게이트 절연막(242)이 형성되고, 트렌치(228)의 측벽의 나머지 부위 및 저면에는 제3 게이트 절연막(240)이 형성된다. 여기서, 제1, 제2 및 제3 게이트 절연막(225, 242, 240)은 리세스 게이트 전극을 갖는 트랜지스터의 게이트 절연막(244)으로서 작용된다.
구체적으로, 게이트 절연막(244)은 열산화 공정을 수행하여 트렌치(228)의 스페이서(234)가 형성되지 않은 내부에는 게이트 산화막(240)을 형성하는 동시에, 스페이서(234)를 산화시켜 트렌치(228)의 상기 측벽 부위의 실리콘 산화막(230) 상에 실리콘 산질화물막(241)을 형성한다. 실리콘 산화막(230) 및 실리콘 산질화막(241)으로 이루어지는 제2 게이트 절연막(242)은 게이트 산화막으로 이루어지는 제3 게이트 절연막(240)에 비해 두껍게 형성된다. 즉, 게이트 절연막(244)은 트렌치(228)의 상부 모서리와 인접한 반도체 기판(200)의 상면 및 트렌치(228)의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서 상대적으로 두껍게 형성된다. 이는, 게이트 산화막(240)에 채널이 형성되는 동안, 트렌치(228)의 측벽에서 제2 게이트 절연막(242)이 게이트 전극과 불순물 영역 사이를 완벽히 절연시키기 위함이다. 게이트 산화막(240), 제2 게이트 절연막(242) 및 반도체 기판(200) 상에 형성된 제1 게이트 절연막(225)은 모스 트랜지스터의 게이트 절연막(244)으로서 이용된다.
본 발명의 일 실시예로서, 게이트 산화막(240)은 열산화막 패턴(224)과 실질적으로 동일한 열산화 공정(thermal oxidation process)에 의해 형성된 실질적으로 동일한 두께를 갖는 열산화막일 수 있다. 즉, 제3 게이트 절연막(240) 및 열산화막 패턴(224)은 제1 두께를 갖는 산화막일 수 있다. 상기 제1 두께는 약 100Å 초과의 두께를 갖도록 형성된다. 상기 제1 두께가 100Å 이하를 가질 경우에는 게이트 유도 드레인 누설 전류(GIDL)가 발생될 수 있기 때문이다.
한편, 트렌치(228)의 상부 모서리와 접하는 반도체 기판(200) 상에는 열산화막 패턴(224) 및 버퍼막 패턴(226)이 형성되어 있다. 따라서, 열산화막 패턴(224) 및 버퍼막 패턴(226)은 트렌치(228)의 측벽 부위에 형성된 제2 게이트 절연막(242)과 함께 충분한 절연효과를 갖는 보조 절연막으로서 이용될 수 있으므로, 게이트 스페이서(248)의 하부에서 게이트 유도 드레인 누설전류(gate induced drain leakage; GIDL)의 발생을 억제시킬 수 있다. 또한, 리세스 채널 트랜지스터의 채널 영역에서는 제3 게이트 절연막(240)의 두께가 얇게 형성되어 셀 트랜지스터에서의 동작 전류 특성을 향상시킬 수 있다. 반면에, 소자 분리막(212) 내에 형성된 트렌치(228)의 내부에는 제2 게이트 절연막(242)만이 형성된다.
이어서, 도 2를 참조로 설명한 것과 동일한 공정을 수행하여, 도 8에 도시된 바와 같은 볼 형상을 갖는 트렌치(228)를 가지며, 게이트 절연막(224)을 갖는 리세스 채널 트랜지스터(210)를 형성한다.
본 발명에 따르면, 트렌치의 바닥에 형성되는 게이트 절연막의 두께보다 불순물 영역과 접하는 트렌치의 측벽 일부 상의 실리콘 산질화물을 포함하는 게이트 절연막을 더 두껍게 형성함으로써, 상기 트렌치 내에 리세스된 게이트 전극과 불순 물 영역 사이에서 발생될 수 있는 게이트 유도 드레인 누설 전류(GIDL)를 억제할 수 있다. 그리고, 상기 트렌치의 상부 모서리 부위와 접하는 반도체 기판 상에도 열산화막 패턴 및 버퍼막 패턴을 적층시켜 두껍게 형성함으로써, 게이트 전극 아래의 모서리 부위에서도 게이트 유도 드레인 누설 전류(GIDL)의 발생을 차단할 수 있다. 반면, 트렌치 저면의 채널 영역에서 게이트 절연막은 얇게 형성됨으로써, 셀 트랜지스터의 동작 전류 특성을 향상시킬 수 있다.
상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 리세스 채널 트랜지스터를 나타내기 위한 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 리세스 채널 트랜지스터를 도 1의 I-I'방향으로 절단한 단면도이다.
도 3 내지 도 9는 본 발명의 제1 실시예에 따른 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제2 실시예에 따른 리세스 채널 트랜지스터를 나타내는 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 리세스 채널 트랜지스터를 나타내는 단면도이다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10,100,200 : 반도체 기판 12,112,212 : 소자 분리막
24,224 : 열산화막 패턴 25,125,225 : 제1 게이트 절연막
26,226 : 버퍼막 패턴 30,130,230 : 마스크 패턴
28,128,228 : 트렌치 32 : 스페이서막
34,234 : 스페이서 40,140,240 : 제3 게이트 절연막
42,142,242 : 제2 게이트 절연막 44,144,244 : 게이트 절연막
46,146,246 : 게이트 전극 48,148,248 : 게이트 스페이서
50,150,250 : 불순물 영역

Claims (11)

  1. 반도체 기판 내 활성 영역을 한정하도록 제공되는 소자 분리막;
    상기 활성 영역의 반도체 기판 내 상기 활성 영역을 가로지르도록 제공되는 트렌치;
    상기 트렌치의 측벽, 저면 및 상기 트렌치의 상부 모서리와 접하는 반도체 기판의 상면을 덮되, 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 및 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서의 두께가 상기 트렌치의 측벽의 나머지 부위 및 저면 상에서의 두께보다 두꺼운 게이트 절연막; 및
    상기 게이트 절연막이 형성된 트렌치를 채우는 게이트 전극을 포함하는 리세스 채널 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 절연막 중에서 상기 반도체 기판의 상면에 존재하는 제1 게이트 절연막은 열산화막 패턴 및 실리콘 질화물 또는 중온 산화물로 이루어지는 버퍼막 패턴이 적층된 구조를 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 절연막 중에서 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 존재하는 제2 게이트 절연막은 실리콘 산질화 막 패턴인 것을 특징으로 하는 리세스 채널 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 절연막 중에서 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에 존재하는 제2 게이트 절연막은 실리콘 산화막 패턴 및 실리콘 산질화막 패턴이 적층된 구조를 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  5. 제1항에 있어서, 상기 트렌치는,
    실질적으로 둥근 내벽 프로파일을 갖는 하부 트렌치; 및
    상기 하부 트렌치 상에 위치하고 수직한 측벽 프로파일을 갖는 상부 트렌치를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터.
  6. 반도체 기판 내에 활성 영역을 한정하는 소자 분리막을 형성하는 단계;
    상기 반도체 기판에 대한 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 내에 상기 활성 영역을 가로지르는 트렌치를 형성하는 단계;
    열산화 공정을 수행하여, 상기 트렌치의 측벽, 저면 및 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 상에, 상기 트렌치의 상부 모서리와 인접한 반도체 기판의 상면 및 상기 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에서 상기 트렌치의 상기 측벽의 나머지 부위 및 저면보다 더 두꺼운 두께를 갖도록 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막을 갖는 상기 트렌치를 채우는 게이트 전극을 형성하는 단계를 포함하는 리세스 채널 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 트렌치를 형성하는 단계 이전에,
    상기 반도체 기판 상에 열산화막, 버퍼막 및 마스크 패턴을 순차적으로 적층하는 단계; 및
    상기 마스크 패턴을 이용하여 상기 버퍼막 및 열산화막에 식각 공정을 수행하여 상기 반도체 기판 상에 열산화막 패턴 및 버퍼막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 버퍼막 패턴은 실리콘 질화물 또는 중온 산화물을 포함하여 형성되는 것을 특징으로 리세스 채널 트랜지스터의 제조 방법.
  9. 제6항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 트렌치 내에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막이 형성된 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 실리콘 질화물로 이루어지는 스페이서를 형성하는 단계; 및
    열산화 공정을 수행하여 상기 트렌치의 상기 스페이서가 형성되지 않은 내부에는 게이트 산화막을 형성하는 동시에, 상기 스페이서를 산화시켜 상기 트렌치의 상기 측벽 부위에 실리콘 산질화물막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 실리콘 산화막이 형성된 트렌치를 갖는 반도체 기판 상에 실리콘 질화물을 도포하여 스페이서막을 형성하는 단계; 및
    상기 스페이서막에 이방성 식각 공정을 수행하여, 상기 트렌치의 저면 부위의 상기 반도체 기판을 노출시키면서, 상기 실리콘 산화막이 형성된 트렌치의 상부 모서리로부터 제1 거리만큼 내려온 측벽 부위에만 상기 스페이서막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  11. 제9항에 있어서, 상기 스페이서를 형성하는 단계 이후에,
    상기 스페이서를 마스크로 이용한 등방성 식각 공정을 수행하여 상기 트렌치 바닥의 반도체 기판과 접하는 부위를 볼 형상으로 확장시키는 단계;
    상기 활성 영역의 반도체 기판을 덮는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 노출된 상기 반도체 기판의 주변 회로 영역 상에 형성된 상기 버퍼막 패턴 및 열산화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
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