KR101057651B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법이 제공된다. 본 발명의 실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 불순물을 주입하여 웰 영역을 구비하는 단계와, 웰 영역의 상부 일측에 불순물을 주입하여 드리프트 영역을 형성하는 단계와, 드리프트 영역 일부를 산화시켜 산화막을 형성하는 단계와, 산화막을 제거하는 단계와, 드리프트 영역의 양측에 트렌치를 형성하는 단계와, 반도체 기판 상에 절연물질을 증착하는 단계 및 반도체 기판 상의 절연물질을 식각하여 트렌치 내에 소자 분리막을 형성하고, 산화막이 제거된 영역 내에 옥사이드 영역을 형성하는 단계를 포함한다.
옥사이드, STI, LOCOS

Description

반도체 소자의 제조방법{SEMICONDUCTOR AND MANUFACTURING FOR THE SAME}
본 발명은 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 0.25㎛이하의 디자인-룰로 제조되는 최근의 반도체 제조 공정에서는 트렌치(trench) 소자 분리 방법이 거론되어 오고 있다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 트렌치를 형성하여 소자 분리하는 트렌치 기법이 적용되고 있다.
최근에는 소자 분리시 실리콘 기판을 국부적으로 식각하여 트렌치를 형성한 후에 절연막(예를 들어, 산화막)을 증착하고, 화학 기계적 연마(Chemical Mechanical Polishing:CMP) 공정에 의해 액티브 영역 위의 절연막을 식각하여 필드 영역에만 절연막이 잔존하도록 하는 얕은 트렌치 분리(STI)기법이 주로 이용되고 있다.
그러나, 일반적인 STI의 경우 도 1에 도시된 바와 같이 상기 STI의 선형적인 모양으로 인하여 실리콘 부분 산화법(Local Oxidation of Silicon:이하 LOCOS라 함)을 사용하는 소자에 비해 전류 경로(current path)가 증가하게 되어 ON 저항이 증가하게 된다.
또한, STI 공정을 위해 N-드리프트 영역을 트렌치 타입으로 실리콘을 에치하기 때문에 N-드리프트 영역의 표면 농도가 감소하게 되어 역시 ON 저항의 증가를 불러일으키게 된다.
본 발명이 이루고자 하는 기술적 과제는 저항의 증가없이 N-드리프트 영역의 표면 농도를 높게 유지하고, 전류 경로를 줄일 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
삭제
상기와 같은 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 불순물을 주입하여 웰 영역을 구비하는 단계와, 웰 영역의 상부 일측에 불순물을 주입하여 드리프트 영역을 형성하는 단계와, 드리프트 영역 일부를 산화시켜 산화막을 형성하는 단계와, 산화막을 제거하는 단계와, 드리프트 영역의 양측에 트렌치를 형성하는 단계와, 반도체 기판 상에 절연물질을 증착하는 단계 및 반도체 기판 상의 절연물질을 식각하여 트렌치 내에 소자 분리막을 형성하고, 산화막이 제거된 영역 내에 옥사이드 영역을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 실리콘 표면 내에 끝부분이 둥근 구조의 STI를 형성함으로써, 전류 경로를 감소시켜 ON 저항을 낮추고, 실리콘 표면을 에치하지 않고, Oxidation을 통하여 단차를 형성함으로써, N-드리프트 영역의 표면 농도를 유지함으로써, ON 저항을 낮출 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2g를 참조하여, 본 발명의 실시예에 따른 반도체 소자에 관하여 상세히 설명한다.
도 2g는 본 발명의 일실시예에 의하여 STI 영역을 포함한 LDMOS(Lateral double MOS) 트랜지스터를 도시한 단면도이다.
도 2g에 도시된 바와 같이, 본 발명의 LDMOS 트랜지스터의 구성은 반도체 기판(100) 내에 N형으로 도핑된 N웰 영역(200)이 형성되어 있다.
N웰 영역(200)의 표면에 필드 절연막(210 및 220)이 형성되어 있고, 필드 절연막(210) 일측의 N웰 영역(200) 내에 P형으로 도핑된 P형 바디영역(230) 및 N형으로 도핑된 N-드리프트 영역(240)이 형성되어 있으며, P형 바디영역(230) 표면 내에 고농도 P+ 불순물로 도핑된 소오스 콘택 영역(250)이 형성되어 있다.
소오스 콘택 영역(250)에 인접한 P형 바디 영역(230)의 표면 내에 고농도 N+ 불순물로 도핑된 소오스 영역(260)과, 소오스 영역(260)과 이격되어 필드 절연 막(210) 타측의 N웰 영역(200)의 표면 내에 드레인 영역(270)이 형성되어 있다.
반도체 기판(100) 상에는 게이트 전극(290)이 형성되어 있고, N-드리프트 영역(240)의 표면에는 내압특성 향상을 위한 필드 절연층(280)이 형성되어 있다.
여기서, 필드 절연층(280)은 N-드리프트 영역(240) 내에 끝부분이 둥근 형태로 형성되기 때문에 종래의 선형적인 STI 보다 전류 경로(current path)를 감소시킬 수 있고, 따라서 ON 저항을 줄이게 할 수 있다.
또한, 필드 절연층(280)은 실리콘 표면을 에치하지 않고, 옥시데이션(Oxidation)하여 형성된 산화막을 옥사이드를 HF를 이용하여 제거하고, 상기 산화막이 제거된 영역에 STI 물질을 매립했기 때문에 N-드리프트 영역(240)의 표면 농도를 높게 유지하여 역시 ON 저항을 낮게 할 수 있다.
이하, 도 2a 내지 도 2g를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 2a에 도시된 바와 같이, P형 반도체 기판(100) 상에 N웰 영역(200)을 형성하고, N웰 영역(200) 내에 P형 바디영역(230)을 형성한다.
도 2b에 도시된 바와 같이, ISO 질화막(232) 및 포토레지스트 패턴(234)을 마스크로 N웰 영역(200) 상측에 N형 도펀트를 주입하여 N-드리프트 영역(240)을 형성한다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(234)을 제거하고, ISO 질화막(232)을 마스크로 하여 N-드리프트 영역(240)의 상부에 개방된 부분을 산화(Oxidation)시켜 산화막(236)을 형성한다.
즉, 산화막(236)은 일반적인 로코스(LOCOS) 형성 방법과 동일하게 형성된다. 따라서, 산화막(236)은 N-드리프트 영역(240) 내에 끝이 둥근 모양으로 형성되게 된다.
도 2d에 도시된 바와 같이, STI(210 및 220)를 형성할 부분의 ISO 질화막(232)을 패터닝한 후, 기판의 일부를 식각한다.
그리고, 산화막(236)을 HF 가스, 증기 및 N2 가스를 이용하여 제거한다. 이러한 방법으로 산화막(236)이 제거되고 남은 영역은 N-드리프트 영역(240) 내에 끝이 둥근 모양으로 남게된다.
도 2e에 도시된 바와 같이, 반도체 기판(100) 전면에 SiO2 등의 실리콘 산화물(238)을 증착한다.
도 2f에 도시된 바와 같이, 실리콘 산화물(238)을 화학 기계적 연마 공정(CMP)에 의해 ISO 질화막(232)의 상부까지 식각하고, 습식 공정에 의해 ISO 질화막(232) 하부까지 식각하여 제거한다.
그러면, N-드리프트 영역(240) 내에 산화막(236)이 제거된 영역에는 STI 절연 물질이 채워져 옥사이드 영역(280)이 형성된다. 옥사이드 영역(280)은 종래의 STI보다 두께가 얇고, 끝이 둥글게 형성됨으로써, 옥사이드 영역(280) 하부에 형성되는 전류 경로의 길이가 단축될 수 있다. 또한, N-드리프트 영역(240)의 표면 농도를 STI를 형성했을때보다 높게 유지함으로써, ON 저항을 낮출 수 있다.
도 2g에 도시된 바와 같이, N웰 영역(200)과 N-드리프트 영역(240) 상에 게 이트 패턴(290)을 형성한다.
게이트 산화막과 폴리 실리콘 등으로 형성된 게이트 패턴(290)을 덮도록 산화물로 이루어진 캡핑층(미도시)을 형성하고, 이와 같이 형성된 캡핑층 상에 소정의 포토레지스트 패턴(미도시)을 구비하며, 포토레지스트 패턴을 마스크로 사용하여 기판에 도펀트를 이온주입하여, 소스로 형성될 영역에 얕게 N+ 도펀트와 P+ 도펀트가 도핑된 소스 영역을 형성하고, 드레인으로 형성될 영역에 얕게 일부 도핑된 N+ 영역을 형성한다.
이후, 게이트 패턴(290)의 전면에 실리콘 질화막을 증착하고, 에치백 공정을 통해 게이트 패턴(290)의 측벽에 질화막의 스페이서를 형성한다. 물론, 캡핑층에 대해 실리사이드 공정을 수행하여 캡핑층의 일부 영역을 실리사이드화할 수 있다.
도 1은 일반적인 STI 구조를 포함하는 반도체 소자의 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자를 제조하기 위한 공정 단면도.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판에 불순물을 주입하여 웰 영역을 구비하는 단계;
    상기 웰 영역의 상부 일측에 불순물을 주입하여 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 일부를 산화시켜 산화막을 형성하는 단계;
    상기 산화막을 제거하는 단계;
    상기 드리프트 영역의 양측에 트렌치를 형성하는 단계;
    상기 반도체 기판 상에 절연물질을 증착하는 단계; 및
    상기 반도체 기판 상의 절연물질을 식각하여 상기 트렌치 내에 소자 분리막을 형성하고, 상기 산화막이 제거된 영역 내에 옥사이드 영역을 형성하는 단계;
    를 포함함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체 기판 상에 ISO 질화막 및 포토레지스트막을 마스크로 하여 상기 드리프트 영역에 LOCOS를 형성하는 공정과 동일한 공정으로 상기 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 절연물질을 식각하는 단계는
    상기 ISO 질화막의 상부까지는 화학 기계적 연마 공정으로 식각함을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 절연 물질을 식각하는 단계는
    상기 ISO 질화막의 하부까지는 습식 식각으로 식각함을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 산화막은
    HF 가스, 증기 및 N2 가스를 이용하여 제거함을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 옥사이드 영역은
    상기 소자 분리막보다 두께가 얇고, 상기 소자 분리막의 하부보다 하부의 모양이 둥글게 형성됨을 특징으로 하는 반도체 소자의 제조방법.
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